JPS6031378A - 映像信号分割回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、入力映像信号を複数チャンネルの信号に分割
する映像信号分割回路に関し、特に、高解像度ビデオ信
号のような信号周波数帯域の広い映像信号をサップリン
グして得られる高速データ信号を、複数チャンネルの低
速データ信号に変換して出力する映像信号分割回路に関
する。

〔背景技術とその問題点〕

映像信号に対する各種信号処理、例えばノイズ低減処理
や工／ハノス処理等を、ディジタル的に行なうことが従
来よシ知られている。ここで、例えばＮＴＳＣ方式等の
標準テレビジョン映像信号をディジタル信号処理する場
合には、周波数帯域が略４　Ｍ　Ｈｚ程度であり、サン
プリングクロック周波数としては略１０ＭＨｚ程度でよ
（、通常のＴＴＬによるディジタル信号処理が可能であ
る。

ところで、近年において、例えば走査線数が１１２５本
もの高解像度（高品位あるいは高精細度）ビデオシステ
ムの開発が進み、このような高解像度ビデオ信号をディ
ジタル信号処理することが必要とな）つつある。この高
解像度ビデオ信号の周波数帯域は、例えば２５Ｍ〜３Ｑ
ＭＨｚ程度と広（、これをディジタル化する際のサンブ
リ／グクロツク周波数は、例えば７０Ｍ〜８０ＭＨｚ程
度にも達し、標準のＴ　Ｔ　Ｌを用いて信号処理するこ
とは略不可能である。そこで、ＥＣＬ（エミッタ・カッ
プルド・ロジック、ＣＭＬともいう。）等の高速素子を
使用することや、サンプリングされた高速データ信号を
低速に変換してＴＴＬ等でディジタル処理することが考
えられている。

先ず、ＥＣＬ等の高速素子を用いる場合には、直接的に
高速サンプリングデータ信号をディジタル処理できると
いう利点はあるものの、ＥＣＬ等の高速素子は一般に高
価であシ、また消費電力が太きいため発熱量が大きく放
熱処理が困難であるという欠点を有し、さらに、信号処
理時にＲＯＭ（リード・オンリー・メモリ）やＲＡＭ（
ランダム・アクセス・メモリ）を用いることが多（、こ
れらのメモリは低速でＴＴＬインターフェースタイプの
ものが多いため、ＥＣＬ等の高速素子とのインターフェ
ースが困難である。

そこで、上記高解像度ビデオ信号等の広帯域映像信号を
サンプリングした高速データ信号を低速のデータ信号に
変換し、通常のＴＴＬ等を用いて信号処理することが提
案され、ている。この場合には、従来の標準方式（例え
ばＮＴＳＣ方式）映像信号の処理回路を略そのままの形
態で使用することも可能であシ、メモリ等とのインター
フェースも容易である。

ところで、このような高解像度ビデオ信号等の高速サン
プリングデータ信号を低速の信号に変換する場合には、
一般に、シリアル−パラレル変換によシ、入力されたシ
リアルのサンブリノブデータのＮ個毎にパラレル変換し
てＮチャンネル（あるいはＮ相）のデータとし、クロッ
クを１ハに低下させることが行なわれている。ところが
、このよりなＮデータ毎のシリアル−パラレル変換によ
れば、並列的に得られたＮチャンネルのデータは、各チ
ャンネル内では不連続なものとなシ、すなわち一つのチ
ャンネル内のデータは元のサン、ブ１ノングデータをＮ
個おきに取シ出したものとなム後段での信号処理が複雑
化するという欠点がある。

これは、一般の２次元画像処理、例えばノイズ除去やド
ロップアウト補償等の際に、画面上で水平方向や垂直方
向に連続する画素のデータを用いることが多（、このよ
うな画面上で隣シ合ったあるいは一連の画素のデータは
同一チヤンネル内には無いため、各チャンネル間でデー
タのやシとシを行なわざるを得す、処理が複雑化するか
らである。

〔発明の目的〕

本発明は、このような従来の実情に鑑み、広帯域映像信
号の高速サンプリングデータをＮ分割してクロック周波
数が１ハとなるＮチャンネルの低速データに変換するこ
とにより、ＥＯＬ等の高速素子を用いずに通常のＴＴＬ
等による信号処理を可能とするのみならず、変換後の画
像処理は、各チャンネル間にわたるデータのやシとシを
行なうことなく、各チャンネル毎にそれぞれ略独立して
容易に処理できるようにした映像信号分割回路の提供を
目的とする。

〔発明の概要〕

すなわち、本発明に係る映像信号分割回路の特徴は、入
力映像信号をＮ分割（Ｎは２以上の整数）してＮチャン
ネルの信号とする映像信号分割回路において、上記入力
映像信号のクロック信号に応じて書き込みアドレスを制
御する書き込みアドレス制御回路と、この書き込みアド
レス制御回路によシ書き込み制御され上記入力映像信号
が書き込まれるメモリ回路と、上記クロック信号に応じ
て読み出しアドレスを制御し上記メモリ回路内に曹き込
まれた上記入力映像信号の単位時間分をＮ分割した各分
割部分のそれぞれ先頭の信号よシ巡回的に順次読み出す
読み出しアドレス制御回路と、上記クロック信号周波数
の１ハの周波数を有しかつ上記クロック信号の周期分ず
つ位相が順次ずれたＮ個のラッチパルスによシ上記メモ
リ回路から読み出された信号を順次ラッチするＮ個のラ
ンチ回路とを備え、これらＮ個のラッチ回路からの出力
をＮチャンネルの分割信号として取シ出すことである。

〔実施例〕

先ず、本発明の詳細な説明に先立ち、本発明の映像信号
分割回路の基本動作について図面を参照しながら説明す
る。

第１図は、例えば高解像度（高品位あるいは高精細度）
ビデオ信号によ逆表示される画面Ｓを示しておシ、この
画面Ｓ上において、各水平方向ラインを複数個、例えば
４個に等分割して、いわゆる縦割シの画面ブロックＡ、
Ｂ、Ｃ，Ｄを形成している。本発明の映像信号分割回路
は、上記画面Ｓ全体を表示する元の映像信号よシ、例え
ば上記各画面ブロックＡ　、　Ｂ’、　Ｃ、Ｄにそれぞ
れ対応する４チヤンネルの映像信号を分割して取シ出す
ような動作を行なう。これは、例えば第２図に示すよう
に、元の映像信号■Ｓの１８間（１水平期間）を４等分
してＡ、Ｂ、Ｃ，Ｄとし、これらを時間軸伸張して、４
つのチャンネルＣｈＡ、ＣｈＢ、ＣｈＣ。

ＣｈＤにそれぞれ振シ分ければよい。この第２図の映像
信号ｖＳにおいて、例えば時刻ｔ、から時刻ｔ、までの
１８間の信号については、時刻ｔ１からｔ２までの上記
ブロックＡに対応するル４間の信号を時刻１．からｔ５
までのＩＨの範囲に時間軸伸張（４倍に伸張）してチャ
／ネルＣｈＡに配分し、ｔ２からｔ３までの信号をｔ２
からｔ６″！、でに時間軸伸張してチャ７ネルＣｈ’Ｈ
に配分し、ｔ３〜ｔ４の信号をｔ３〜ｔ７に時間軸伸張
してチャンネルＣｈＣに配分し、ｔ４〜ｔ５の信号をｔ
４〜ｔ８に時間軸伸張してチャ／ネルＣｈ　Ｄに配分し
ている。

ところで、この第２図のような信号配分形態の場合には
、各チャンネルＣ１１Ａ、ＣｈＢ、ＣｈＣ。

Ｃｂ　Ｄの時間軸伸張された信号の接続点が、それぞれ
時刻ｔｌ　＋　ｊ２＋　ｊ３＋　１４のようにＩ（／４
ずつずれている。これらの各チャンネルの信号接続点を
時間的に一致させ、かつ元の映像信号のＨ同期信号に一
致するように配分するためには、例えば第３図に示すよ
うな信号遅延及び時間軸伸張を行なわせればよい。

すなわち第３図において、元の映像信号ｖＳの１８間を
４等分した上記各ブロックＡ、Ｂ、Ｃ。

Ｄにそれぞれ対応する各部分のうち、ブロックＡに対応
するし全の信号部分についてはＩＨだけ遅延するととも
に４倍に時間軸伸張し、また、ブロックＢ対応部分につ
いては３’　Ｈ、ブロックＣ対応部分についてはル勺、
ブロックＤ対応部分についではル４、それぞれ遅延する
とともに時間軸伸張して、各チャンネルＣｈＡ、ＣｈＢ
、ＣｈＣ，ＣｈＤにそれぞれ配分している。したがって
、映像信号ＶＳの例えば時刻ｔ１からｔ、までの１８間
を４等分割した各信号部分については、ブロックＡに対
応する時刻ｔ１からｔ２までのＶ４間はチャンネルＣｈ
Ａ内の時刻ｔ５からｔ９−１での１８間の位置に配され
、また、ブロックＢ対応部分定２〜ｔ３＋ブロツクＣ対
応 れぞれ各チャンネルＣｈＢ，ＣｈＣ，ＣｈＤの時刻ｔ，
〜ｔ９の１８間の位置に配される。

ところで、一般に２次元画像処理を行なう際には、前述
したように、画面上の水平方向に連続するデータや垂直
方向に連続するデータを用いることが多いが、本発明の
映像信号分割回路にょシ分割された各チャンネルの信号
は、例えば第１図の各画面ブロックＡ，Ｂ，Ｃ，Ｉ）に
それぞれ対応するものであるため、上記画像処理をそれ
ぞれ一つのチャンネル内のデータによシ容易に行なうこ
とができる。

ただし、各画面ブロックＡ，Ｂ，Ｃ，Ｄの境界部分につ
いては、水平方向に隣接するデータが他のチャンネルに
配分されることも生じ得るため、この境界部分近傍のデ
ータを重複して、あるいはオーバーランプして各チャン
ネルに配分することが好ましい。

第４図は、上記画面Ｓ上の各プロ７りＡ，Ｂ。

Ｃ，Ｄの境界部分近傍のデータがオーバーラツプするよ
うに各チャンネルＣｈＡ，ＣｈＢ，ＣｈＣ　。

ＣｈＤに配分する一例を示している。この第４図におい
て、元の映像信号ｖＳのＩ　Ｈのうち、現実に画面上に
表示される有効表示領域を例えば４等分し、これらの分
割された各部分の前後それぞれΔＴだけ付加した範囲の
データを、それぞれ時間軸伸張して各チャンネルｃｈＡ
、ＣｈＢ、ＣｈＣ。

ＣｈＤに配分している。すなわち、第４図の時刻ｔ１１
から１１７までのＩＨ間のうち、有効表示領域が時刻ｔ
１２から’１６までとなるとき、とのｔ１２〜ｔ１６の
時間Ｔを４等分してｔｌ３　＋　ｔｌ４　＋　ｔｌ５を
それぞれ決定する。そして、映像信号ｖｓについて、上
記画面ブロックＡに対応する１１２〜’＋３の部分に、
時刻１１２の前ΔＴ及び時刻ｔ１３の後ΔＴをそれぞれ
付力口して得られる偽＋２ΔＴの時間帯の信号ｖｓ−Ａ
を４倍に時間軸伸張して、チャ／ネルＣｈ　Ａに配分す
る。また、他の画面ブロックＢ、Ｃ，及びＤにそれぞれ
対応する部分１１３〜”４　＋　ｔｌ＜〜ｔ１．。

及びｔｌ、〜’＋６についても同様に、各部分の前後そ
れぞれΔＴだけを付加した時間領域の信号ＶＳ−Ｂ。

ＶＳ−Ｃ，及びＶＳ−Ｄを時間軸伸張して、各チャンネ
ルＣｈＢ、ＣｈＣ，及びＣｈＤにそれぞれ配分する。こ
の場合、〃＋２ΔＴがＶ４以下（Ｖ４＋２ΔＴ＜、　Ｖ
４）　でｈｌｆ、各信号Ｖ　Ｓ　−Ａ〜ＶＳ−Ｄを４倍
に時間軸伸張した信号がＩＨ内に納まシ、信号欠落な（
各チャンネルの信号が得られる。

なお、これらの部分的な信号ＶＳ　−Ａ−ＶＳ　−４）
を時間軸伸張した信号は、例えば第３図とともに説明し
たように、各チャンネルＣｈＡ−ＣｈＤの次のＩＨ間の
位置に配置すればよい。

次に、このような映像信号分割を行なうための本発明に
係る一実施例回路につき、第５図を参照しながら説明す
る。

この第５図において、入力端子１には、例えばサップリ
ングクロック周波数が約８０　Ｍ　１−（ｚのディジタ
ル映像信号が入力されている。この入力信号は、前述し
た高解像度ビデオ信号等のように信号の周波数帯域が約
３０ＭＩ（ｚにも達する広帯域の映像信号をディジタル
変換したものに相当する。

この入力ディジタル映像信号は、少なくとも２水平期間
（２Ｈ，２ライン分）の記憶容量を有するＲＡＭ（ラン
ダムアクセスメモリ）等よ構成るメモリ回路２に送られ
る。このメモリ回路２は、書き込みアドレス制御回路３
によシ書き込み制御され、読み出しアドレス制御回路４
によシ読み出し制御されている。こ五らの各アドレス制
御回路３゜４には、クロック信号発生回路５からの書き
込みクロック信号、読み出しクロック信号がそれぞれ供
給されている。クロック信号発生回路５には、上記入力
ディジタル映像信号のサップリングクロック信号（約８
０　ＭＨｚ　）が例えば入力端子６を介して供給されて
おり−このサンプリングクロック信号に基づいて、同じ
周波数の上記書き込み及び読み出しクロック信号を出力
する。

次に、メモリ回路２から読み出されたディジタル映像信
号は、分割すべきチャンネル数の複数個、例えば４個の
ランチ回路７Ａ、γＢ、γＣ２γＤ。

に送られ、これらの４個のラッチ回路γＡ、γＢ。

γＣ１γＤからの各ラッチ出力は、それぞれラッチ回路
８Ａ、　８Ｂ、　８Ｃ，８Ｄを介して、各出力端子９Ａ
、９Ｂ、９Ｃ，９Ｄよシ取シ出される。

各ラッチ回路７Ａ〜７Ｄ、８Ａ〜８Ｄは、ラッチタイミ
ングパルス発生回路１０からのラッチパルスＬＰ１〜Ｌ
Ｐ５によシ動作し、ランチ回路７Ａ〜γＤについては元
いに異なるタイミング（異なる位相）のランチパルスＬ
ＰＩ〜ＬＰ４で、ラッチ回路８Ａ〜８Ｄについては互い
に等しいタイミングのラッチパルスＬＰ５で、それぞれ
入力信号のラッチ（取シ込み）が行なわれる。

ここで、各制御回路３，４によるメモリ回路２の書き込
み、読み出し制御は、入力端子１に供給された高速ディ
ジタル映像信号ｖＳのＩ　Ｈ分を４分割して各分割され
た部分のそれぞれ時間的に先頭のデータより順次出力さ
れるように行なえはよく、例えば第３図に示したように
、元の映像信号ｖＳＯＩＨ間で例えばｔ１〜ｔ６間）に
書き込まれたデータを次のＩＨ間（例えば１５〜１０間
）で時間軸伸張しながら読み出して各チャンネルに振シ
分ける場合には、メモリ回路２を第６図に示すように２
個のラインメモリ２ａ、２ｂで構成し、切換スイッチ１
２．１３によシ一方を書き込み用に、他方を読み出し用
に、交互に切換えて使用ずればよい。

すなわち、第６図の入力端子１１には、第５図の入力端
子１からのディジタル映像信号のデータが供給されてお
シ、この端子１１からのデータは切換スイッチ１２によ
シ切換えられて、ラインメモリ２ａ、２ｂのいずれか一
方に送られ書き込まれる。ラインメモリ２ａ、２ｂは、
一方が書ぎ込み状態のとき他方が読み出し状態にあシ、
読み出されたデータは切換スイッチ１３ｆｊ：’介して
出力端子１４よシ取シ出され、第５図の各ランチ回路７
Ａ。

７Ｂ、７Ｃ，γＤにそれぞれ送られる。すなわち、各切
換スイッチ１２．１３のそれぞれの被選択端子ａ、ｂは
ｌＨ毎に互いに相補的な関係となるように連動して切換
接続されるものであり、例えば第６図の状態においては
、スイッチ１２が被選択端子ａに切換接続され、スイッ
チ１３が被選択端子すに切換接続されている。

ところで、出力端子１４からのデータとしては、ｌ　ｆ
（前に書き込まれたデータの各ブロックＡ　、　Ｂ。

Ｃ，Ｄに対応する各部分のそれぞれ各先頭位置から順次
巡回的に出力されるものとなっていればよい。これは、
例えば第３図の映像信号ＶＳにおける時刻ｔ１からｔｓ
ｔでのＩＨ分のデータを例えば２０００ワードのライン
メモリのアドレス０から１９９９までに順次書き込むも
のとするとき、各ブロックＡ。

Ｂ、Ｃ，及びＤに対応するデータは、ラインメモリ内の
それぞれ０〜４．９．９．５００〜．９：９９．１ｏｏ
。

〜゛工４９９．及び１５００〜１９９９のアドレスに書
き込まれる。そして、次のＩＨ間（時刻ｔ、〜ｔ。

間）において読み出しアドレスをｏ　、　５００．１ｏ
ｏｏ。

↓ｆｉ００，１，５０ｉ、１ｏ０１，１５０’ｉ、・・
・と制御し、各ブロックのそれぞれ先頭のアドレスから
各ブロックを巡回的に走査するとともに時間順序に従っ
て読み出す。このときの読み出しクロックＣＫ　Ｒの周
波数は、元の入力デイジタル映像信号のサンプリングク
ロック周波数（例えば約８０ＭＨｚ）に等しく、ライン
メモリのアドレスＸ（Ｘ＝０，１，２．・・・、１９９
９）のデータをＤＸとし、さらにその所属するブロック
Ｙ（ｙ＝Ａ。

Ｂ、Ｃ，Ｄ）をＤｘ（Ｙ）のように表わすと、第７図に
示すように、読み出しクロックＣＫＲに応じてデータＤ
ｏ（Ａ）、Ｄ、０ｏ（Ｂ）、ＤｌｏｏＯ（Ｃ）、Ｄｌ、
００（Ｄ）、・・・が順次読み出される。ここで、第５
図の各ラッチ回路７Ａ、７Ｂ　、７Ｃ２７Ｄにそれぞれ
供給されるランチパルスＬＰＩ　、ＬＰ２　、ＬＰ３゜
ＬＰ４として、第７図に示すように、クロ“ツクＣＫＲ
の１／４の周波数（４倍の周期）を有し、かつ順次クロ
ックＣＫＲの１周期分ずつずれた位相差を持つものを使
用すれば、ラッチ回路γＡは例えばブロックＡに属する
データのみを順次数シ込み、同様にランチ回路γＢ、７
Ｃ，７Ｄはそれぞれ例エハブロソクＢ、Ｃ，Ｄに属する
データのみをそれぞれ取フ込むようにすることができる
。さらに、ラッチ回路８Ａ、８Ｂ、　８ｃ、８Ｄに、ク
ロックＣＫＲの１／４の周波数のラッチパルスＬＰ５を
共通に供給することによシ、各チャンネルの位相を一致
させることができる。

従って、各ランチ回路８Ａ、８Ｂ、８Ｃ，８Ｄよシ出力
端子９Ａ、９Ｂ、９Ｃ，９Ｄをそれぞれ介して取シ出さ
れる各チャンネルＣｈＡ、ＣｈＢ・ＣｈＣ，ＣｈＤのデ
ータ信号は、それぞれ元の入力ディジタル映像信号のサ
ップリングクロック周波数の１／４の周波数（約２０Ｍ
Ｈ２）を有し、それぞれ第１図の画面ブロックＡ、Ｂ、
Ｃ，Ｄに対応するデータとなる。

ところで、以上の説明においては、書き込みアドレスを
０かも１９９９−＊で単純に増加するように制御し、読
み出しアドレスを０．５００．１０００・１５００．１
．５　ｏｌ、　１ｏｏｔ　、、１５０１・°°°と各ブ
ロックを巡回的に指定するように制御したが、入力デー
タの書き込み時に各ブロックに分配するようなアドレス
制御を行なってもよい。例えば、入力ディジタル映像信
号の１ライン分２０００個のサンプリングデータが順次
入力されるとき、書き込みアドレスを０．４．８．゛・
１９９６，１．５　。

９、”’、１９９７１２．６＋　１０．”−，１９９８
，３゜７．１１．・・、１９９９と制御し、読み出しア
ドレスはＯから１９９９まで単純に増加させればよい。

このときの出力データは、Ｄ。（Ａ）、Ｄｌ（Ｂ）、Ｄ
２（Ｃ）　、　Ｄ３　（Ｄ）　、　Ｄ４　（Ａ）　、　
Ｄ！　ＣＢ）　、　Ｄ６　（Ｃ）　。

Ｄ？ＣＤ）、・・・のように、各ブロックＡ、Ｂ、Ｃ，
Ｄに属するものが巡回的に表われ、前記説明と同様に、
ラッチ回路７Ａ〜７Ｄ、８Ａ〜８Ｄによシ各チャンネル
ＣｈＡ−ＣｈＤのデータ信号が取シ出される。

次に、第４図とともに説明したような、各画面ブロック
Ａ、Ｂ、Ｃ，Ｄの境界部近傍をオーバーラツプして各チ
ャンネルＣｈＡ、ＣｈＢ、ＣｈＣ。

ＣｈＤに振シ分ける場合のアドレス制御の一例を説明す
る。

先ず、入力ディジタル映像信号■ＳにおけるＩＨ内の有
効表示領域内のデータを２０００個、オーバーラツプ部
分となる前後７１分のデータをそれぞれ１０個とすると
き、有効表示領域とその前後それぞれΔＴ分のＴ＋２Δ
Ｔのデータを２０２０ワードのラインメモリの０から２
ｏｉ、９ｔでのアドレスに順次書き込む。このとき、第
１図の各画面ブロックＡ、Ｂ、Ｃ，Ｄに対応する１ライ
ン上のそれぞれ５００個のデータは、ラインメモリのア
ドレス１０〜５０９，５１０〜１００９　、１０１０〜
ｌ’　５．０９　。

１５１０〜２００９にそれぞれ書き込まれる。舊き込み
アドレスは、Ωから２Ｑ１！ｌｌまで単調増加するが、
アドレスが０となるのは第４図の時刻ｔ１２よシΔＴだ
け前の時刻であシ、アドレスが２０１９となるのは時刻
ｔ１６よシΔＴだけ後の時刻である。そして、読み出し
時には、アドレスを０．５００．１０００゜１５００．
１．５０１　、１ｏｏｉ　、１５０１．・・・と制御す
るが、ＩＨの間に各チャンネル毎にそれぞれ５２０ワー
ドを読み出すようにし、ＩＨの終了直前近傍では、読み
出しアドレスが、・・・、５１９，１０１９゜１５１９
．２０１９にまで達する。このとき読み出されるデータ
Ｄｘ（Ｙ）の所属チャンネルＺをＤｘ（Ｙ−Ｚ　）のよ
うに表わすと、Ｄｏ（Δ−Ａ）、Ｄ５０゜（Ａ−Ｂ）、
Ｄｌｏｏｏ（Ｂ−Ｃ）、ＤＩ、０Ｏ（Ｃ−Ｄ）。

−、、Ｄｓｏ＋（Ｂ　Ａ）　、Ｉ）＋ｏ＋ｏ（ＣＢ　）
　、ＤＩ５１９（Ｄ−〇　）　、　Ｄ２０１９（Δ−Ｄ
）の順に読み出されることになる。ここで、任意のデー
タＤ′ｘ　（Ｙ　−Ｚ　）の所属ブロックＹをΔとし／
とものは、第４図の有効表示領域の前後のそれぞれΔＴ
の部分に対応している。なお、読み出されるデータのう
ち、所属ブロックＹと所属チャンネルＺとが一致するも
のは、ＤＩｏ（ＡＡ　）　、Ｄｒ＋＋ｏ（Ｂ　Ｂ　）　
、Ｄ＋ｏ＋ｏ（Ｃ−Ｃ）。

ＤＩ５１（１（Ｄ−Ｄ　）　、−、Ｄｓｏｏ（Ａ　Ａ　
）　、ＤＩＣ１１１９（Ｂ−Ｂ）　、ＤＩ６０９（Ｃ−
Ｃ）　、Ｄ２００９（Ｄ　”　）である。

このようにして読み出されたデータを各チャンネル毎に
取シ出すことは、前述と同様に、ランチ回路７Ａ〜γＤ
、８Ａ〜８Ｄによシ行なえる。

このような本発明の実施例によれば、２ライン分（２ｔ
１分）程度の少ないメモリ容量で例えば８０ＭＨｚクロ
ックの高速データを例えば４チヤンネルの低速データ（
例えば２０１ＶｆＨｚクロンク）に変換できるため、Ｅ
ＣＬ等の高速集子を用いることなく通常のＴＴＬ等を用
いて画像処理を行なわせることが可能となる。また、こ
れらのチャンネルに分割されたデータは、画面上のライ
ン方向に等分割された各画面ブロックに対応するもので
あるため、２次元画像処理が略それぞれのチャンネル内
のデータのみで容易に行なえる。この場合、ライン方向
の分割点、すなわち各画面クロックの境界での不連続は
、この境界部分近傍をオーバーランプして各チャンネル
に含めることにょシ、水平方向の一連のデータを用いて
の画像処理等も同一チャンネル内のデータのみで行なえ
る。さらに、分割された各チャンネルのデータの全体の
位相（先頭位置のタイミング）、及びクロックの位相を
そろえることができ、分割後のデータ処理の各種制御信
号等がそれぞれ略一種類のみで済み、処理が容易となる
。

なお、本発明は前記実施例のみに限定されるものでなく
、実施例中では入力映像信号を４チヤンネルに分割する
例について説明しだが、一般にＮチャ／ネル（Ｎは２以
上の整数）に分割することも容易に実現できる。さらに
、実施例ではｌ　８間をＮ分割しているが、他の時間単
位をＮ分割するようにしてもよい。また、Ｎチャンネル
に分割された各信号は、２次元画像処理に用いる必要は
なく、他の信号処理や、あるいは記録系、信号伝送系等
に供給してもよい。

〔発明の効果〕

本発明に係る映像信号分割回路によれば、高速クロック
の入力映像信号を複数チャンネルの低速クロ７り信号に
分割でき、分割された各チャ／ネル内の信号は、画面上
での関連性が高（、各種信号処理、特に画像処理が各チ
ャンネル毎にそれぞれ独立的に容易に行なえる。

【図面の簡単な説明】

第１図は映像信号によシ表示される画面を示す平面図、
第２図および第３図は映像信号分割操作のそれぞれ互い
に異なる例を説明するためのタイミノグチヤード、第４
図は映像信号分割操作のさらに他の例を説明するだめの
タイミングチャート、第５図は本発明の一実施例を示す
ブロック回路図、第６図は第５図のメモリ回路の一具体
例を示すブロック回路図、第７図は第５図の各ランチ回
路の動作を説明するためのタイミノグチヤードである。 １・・・映像信号入力端子 ２・・・メモリ回路 ３・・・書き込みアドレス制御回路 ４・・・読み出しアドレス制御回路 ５・・・クロック信号発生回路 ６・・・タイミングパルス発生回路 γＡ〜γＤ、８Ａ〜８Ｄ・・・ラッチ回路９八〜９Ｄ・
・・信号出力端子 特許出願人　ソニー株式会社 代理人　弁理士　小　池　見 回　１）　村　榮　−

Claims (1)

【特許請求の範囲】
1. 入力映像信号をＮ分割（Ｎは２以上の整数）してＮチャ
   ンネルの信号とする映像信号分割回路において、上記入
   力映像信号のクロック信号に応じて書き込みアドレスを
   制御する書き込みアドレス制御回路と、この書き込みア
   ドレス制御回路によシ書き込み制御され上記入力映像信
   号が書き込まれるメモリ回路と、上記クロック信号に応
   じて読み出しアドレスを制御し上記メモリ回路内に書き
   込まれた上記入力映像信号の単位時間分をＮ分割した各
   分割部分のそれぞれ先頭の信号より巡回的に順次読み出
   す読み出しアドレス制御回路と、上記クロック信号周波
   数の１ハの周波数を有しかつ上記クロック信号の周期分
   ずつ位相が順次ずれたＮ個のラッチパルスによシ上記メ
   モリ回路から読み出された信号を順次ラッチするＮ個の
   ラッチ回路とを備え、これらＮ個のラッチ回路からの出
   力をＮチャンネルの分割信号として取シ出すことを特徴
   とする映像信号分割回路。