JPH0432591B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、入力映像信号を複数チヤンネルの信
号に分割する映像信号分割回路に関し、特に、高
解像度ビデオ信号のような信号周波数帯域の広い
映像信号をサンプリングして得られる高速データ
信号を、複数チヤンネルの低速データ信号に変換
して出力する映像信号分割回路に関する。

〔背景技術とその問題点〕

映像信号に対する各種信号処理、例えばノイズ
低減処理やエンハンス処理等を、デイジタル的に
行なうことが従来より知られている。ここで、例
えばNTSC方式等の標準テレビジヨン映像信号を
デイジタル信号処理する場合には、周波数帯域が
略4MHz程度であり、サンプリングクロツク周波
数としては略10MHz程度でよく、通常のTTLに
よるデイジタル信号処理が可能である。

ところで、近年において、例えば走査線数が
1125本もの高解像度（高品位あるいは高精細度）
ビデオシステムの開発が進み、このような高解像
度ビデオ信号をデイジタル信号処理することが必
要となるつつある。この高解像度ビデオ信号の周
波数帯域は、例えば25M〜30MHz程度と広く、こ
れをデイジタル化する際のサンプリングクロツク
周波数は、例えば70M〜80MHz程度にも達し、標
準のTTLを用いて信号処理することは略不可能
である。そこで、ECL（エミツタ・カツプルド・
ロジツク、CMLともいう。）等の高速素子を使用
することや、サンプリングされた高速データ信号
を低速に変換してTTL等でデイジタル処理する
ことが考えられている。

先ず、ECL等の高速素子を用いる場合には、
直接的に高速サンプリングデータ信号をデイジタ
ル処理できるという利点はあるものの、ECL等
の高速素子は一般に高価であり、また消費電力が
大きいため発熱量が大きく放熱処理が困難である
という欠点を有し、さらに、信号処理時にROM
（リード・オンリー・メモリ）やRAM（ランダ
ム・アクセス・メモリ）を用いることが多く、こ
れらのメモリは低速でTTLインターフエースタ
イプのものが多いため、ECL等の高速素子との
インターフエースが困難である。

そこで、上記高解像度ビデオ信号等の広帯域映
像信号をサンプリングした高速データ信号を低速
のデータ信号に変換し、通常のTTL等を用いて
信号処理することが提案されている。この場合に
は、従来の標準方式（例えばNTSC方式）映像信
号の処理回路を略そのままの形態で使用すること
も可能であり、メモリ等とのインターフエースも
容易である。

ところで、このような高解像度ビデオ信号等の
高速サンプリングデータ信号を低速の信号に変換
する場合には、一般に、シリアル−パラレル変換
により、入力されたシリアルのサンプリングデー
タのＮ個毎にパラレル変換してＮチヤンネル（あ
るいはＮ相）のデータとし、クロツクを１／Ｎに
低下させることが行なわれている。ところが、こ
のようなＮデータ毎のシリアル−パラレル変換に
よれば、並列的に得られたＮチヤンネルのデータ
は、各チヤンネル内では不連続なものとなり、す
なわち一つのチヤンネル内のデータは元のサンプ
リングデータをＮ個おきに取り出したものとな
り、後段でも信号処理が複雑化するという欠点が
ある。これは、一般の２次元画像処理、例えばノ
イズ除去やドロツプアウト補償等の際に、画面上
で水平方向や垂直方向に連続する画素のデータを
用いることが多く、このような画面上で隣り合つ
たあるいは一連の画素のデータは同一チヤンネル
内には無いため、各チヤンネル間でデータのやり
とりを行なわざるを得ず、処理が複雑化するから
である。

〔発明の目的〕

本発明は、このような従来の実情に鑑み、広帯
域映像信号の高速サンプリングデータをＮ分割し
てクロツク周波数が１／ＮとなるＮチヤンネルの
低速データに変換することによりECL等の高速
素子を用いずに通常のTTL等による信号処理を
可能とするのみならず、変換後の画像処理は、各
チヤンネル間にわたるデータのやりとりを行なう
ことなく、各チヤンネル毎にそれぞれ略独立して
容易に処理できるようにした映像信号分割回路の
提供を目的とする。

〔発明の概要〕

すなわち、本発明に係る映像信号分割回路の特
徴は、入力映像信号をＮ分割（Ｎは２以上の整
数）してＮチヤンネルの信号とする映像信号分割
回路において、上記入力映像信号のクロツク信号
に応じて書き込みアドレスを制御する書き込みア
ドレス制御回路と、この書き込みアドレス制御回
路により書き込み制御され上記入力映像信号が書
き込まれるメモリ回路と、上記クロツク信号に応
じて読み出しアドレスを制御し上記メモリ回路内
に書き込まれた上記入力映像信号の単位時間分を
Ｎ分割した各分割部分のそれぞれ先頭の信号より
巡回的に順次読み出す読み出しアドレス制御回路
と、上記クロツク信号周波数の１／Ｎの周波数を
有しかつ上記クロツク信号の周期分ずつ位相が順
次ずれたＮ個のタツチパルスにより上記メモリ回
路から読み出された信号を順次ラツチするＮ個の
ラツチ回路とを備え、これらＮ個のラツチ回路か
らの出力をＮチヤンネルの分割信号として取り出
すことである。

〔実施例〕

先ず、本発明の具体例の説明に先立ち、本発明
の映像信号分割回路の基本動作について図面を参
照しながら説明する。

第１図は、例えば高解像度（高品位あるいは高
精細度）ビデオ信号により表示される画面Ｓを示
しており、この画面Ｓ上において、各水平方向ラ
インを複数個、例えば４個に等分割して、いわゆ
る縦割りの画面ブロツクＡ，Ｂ，Ｃ，Ｄを形成し
ている。本発明の映像信号分割回路は、上記画面
Ｓ全体を表示する元の映像信号より、例えば上記
各画面ブロツクＡ，Ｂ，Ｃ，Ｄにそれぞれ対応す
る４チヤンネルの映像信号を分割して取り出すよ
うな動作を行なう。これは、例えば第２図に示す
ように、元の映像信号VSの1H間（１水平期間）
を４等分してＡ，Ｂ，Ｃ，Ｄとし、これらを時間
軸伸張して、４つのチヤンネルChA，ChB，
ChC，ChDにそれぞれ振り分ければよい。この第
２図の映像信号VSにおいて、例えば時刻t₁から
時刻t₅までの1H間の信号については、時刻t₁から
t₂までの上記ブロツクＡに対応するＨ／４間の信
号を時刻t₁からt₅までの1Hの範囲に時間軸伸張
（４倍に伸張）してチヤンネルChAに配分し、t₂
からt₃までの信号をt₂からt₆までに時間軸伸張し
てチヤンネルChBに配分し、t₃〜t₄の信号をt₃〜
t₇に時間軸伸張してチヤンネルChCに配分し、t₄
〜t₅の信号をt₄〜t₈に時間軸伸張してチヤンネル
ChDに配分している。

ところで、この第２図のような信号配分形態の
場合には、各チヤンネルChA，ChB，ChC，ChD
の時間軸伸張された信号の接続点が、それぞれ時
刻t₁，t₂，t₃，t₄のようにＨ／４ずつずれている。
これらの各チヤンネルの信号接続点を時間的に一
致させ、かつ元の映像信号のＨ同期信号に一致す
るように配分するためには、例えば第３図に示す
ような信号遅延及び時間軸伸張を行なわせればよ
い。

すなわち第３図において、元の映像信号VSの
1H間を４等分した上記各ブロツクＡ，Ｂ，Ｃ，
Ｄにそれぞれ対応する各部分のうち、ブロツクＡ
に対応するＨ／４の信号部分については1Hだけ
遅延するとともに４倍に時間軸伸張し、また、ブ
ロツクＢ対応部分については3/4Ｈ、ブロツクＣ
対応部分についてはＨ／２、ブロツクＤ対応部分
についてはＨ／４、それぞれ遅延するとともに時
間軸伸張して、各チヤンネルChA，ChB，ChC，
ChDにそれぞれ配分している。したがつて、映像
信号VSの例えば時刻t₁からt₅までの1H間を４等
分割した各信号部分については、ブロツクＡに対
応する時刻t₁からt₂までのＨ／４間はチヤンネル
ChA内の時刻t₅からt₉までの1H間の位置に配さ
れ、また、ブロツクＢ対応部分t₂〜t₃、ブロツク
Ｃ対応部分t₃〜t₄、ブロツクＤ対応部分t₄〜t₅も、
それぞれ各チヤンネルChB，ChC，ChDの時刻t₅
〜t₉の1H間の位置に配される。

ところで、一般に２次元画像処理を行なう際に
は、前述したように、画面上の水平方向に連続す
るデータや垂直方向に連続するデータを用いるこ
とが多いが、本発明の映像信号分割回路により分
割された各チヤンネルの信号は、例えば第１図の
各画面ブロツクＡ，Ｂ，Ｃ，Ｄにそれぞれ対応す
るものであるため、上記画像処理をそれぞれ一つ
のチヤンネル内のデータにより容易に行なうこと
ができる。

ただし、各画面ブロツクＡ，Ｂ，Ｃ，Ｄの境界
部分については、水平方向に隣接するデータが他
のチヤンネルに配分されることも生じ得るため、
この境界部分近傍のデータを重複して、あるいは
オーバーラップして各チヤンネルんに配分するこ
とが好ましい。

第４図は、上記画面Ｓ上の各ブロツクＡ，Ｂ，
Ｃ，Ｄの境界部分近傍のデータがオーバーラツプ
するように各チヤンネルChA，ChB，ChC，ChD
に配分する一例を示している。この第４図におい
て、元の映像信号VSの1Hのうち、現実に画面上
に表示される有効表示領域を例えば４等分し、こ
れらの分割された各部分の前後それぞれΔTだけ
付加した範囲のデータを、それぞれ時間軸伸張し
て各チヤンネルChA，ChB，ChC，ChDに配分し
ている。すなわち、第４図の時刻t₁₁からt₁₇まで
の1H間のうち、有効表示領域が時刻t₁₂からt₁₆ま
でとなるとき、このt₁₂〜t₁₆の時間Ｔを４等分し
てt₁₃，t₁₄，t₁₅をそれぞれ決定する。そして、映
像信号VSについて、上記画面ブロツクＡに対応
するt₁₂〜t₁₃の部分に、時刻t₁₂の前ΔT及び時刻
t₁₃の後ΔTをそれぞれ付加して得られるＴ／４＋
2ΔTの時間帯の信号VS−Ａを４倍に時間軸伸張
して、チヤンネルChAに配分する。また、他の
画面ブロツクＢ，Ｃ，及びＤにそれぞれ対応する
部分t₁₃〜t₁₄，t₁₄〜t₁₅，及びt₁₅〜t₁₆についても同
様に、各部分の前後それぞれΔTだけを付加した
時間領域の信号VS−Ｂ，VS−Ｃ，及びVS−Ｄ
を時間軸伸張して、各チヤンネルChB，ChC，及
びChDにそれぞれ配分する。この場合、Ｔ／４＋
2ΔTがＨ／４以下（Ｔ／４＋2ΔT≦Ｈ／４）で
あれば、各信号VS−Ａ〜VS−Ｄを４倍に時間軸
伸張した信号が1H内に納まり、信号欠落なく各
チヤンネルの信号が得られる。

なお、これらの部分的な信号VS−Ａ〜VS−Ｄ
を時間軸伸張した信号は、例えば第３図とともに
説明したように、各チヤンネルChA〜ChDの次
の1H間の位置に配置すればよい。

次に、このような映像信号分割を行なうための
本発明に係る一実施例回路につき、第５図を参照
しながら説明する。

この第５図において、入力端子１には、例えば
サンプリングクロツク周波数が約80MHzのデイジ
タル映像信号が入力されている。この入力信号
は、前述した高解像度ビデオ信号等のように信号
の周波数帯域が約30MHzにも達する広帯域の映像
信号をデイジタル変換したものに相当する。この
入力デイジタル映像信号は、少なくとも２水平期
間（2H、２ライン分）の記憶容量を有するRAM
（ランダムアクセスメモリ）等より成るメモリ回
路２に送られる。このメモリ回路２は、書き込み
アドレス制御回路３により書き込み制御され、読
み出しアドレス制御回路４により読み出し制御さ
れている。これらの各アドレス制御回路３，４に
は、クロツク信号発生回路５からの書き込みクロ
ツク信号、読み出しクロツク信号がそれぞれ供給
されている。クロツク信号発生回路５には、上記
入力デイジタル映像信号のサンプリングクロツク
信号（約80MHz）が例えば入力端子６を介して供
給されており、このサンプリングクロツク信号に
基づいて、同じ周波数の上記書き込み及び読み出
しクロツク信号を出力する。

次に、メモリ回路２から読み出されたデイジタ
ル映像信号は、分割すべきチヤンネル数の複数
個、例えば４個のラツチ回路７Ａ，７Ｂ，７Ｃ，
７Ｄ，に送られ、これらの４個のラツチ回路７
Ａ，７Ｂ，７Ｃ，７Ｄからの各ラツチ出力は、そ
れぞれラツチ回路８Ａ，８Ｂ，８Ｃ，８Ｄを介し
て、各出力端子９Ａ，９Ｂ，９Ｃ，９Ｄより取り
出される。各ラツチ回路７Ａ〜７Ｄ，８Ａ〜８Ｄ
は、ラツチタイミングパルス発生回路１０からの
ラツチパルスLP１〜LP５により動作し、ラツチ
回路７Ａ〜７Ｄについては互いに異なるタイミン
グ（異なる位相）のラツチパルスLP１〜LP４
で、ラツチ回路８Ａ〜８Ｄについては互いに等し
いタイミングのラツチパルスLP５で、それぞれ
入力信号のラツチ（取り込み）が行なわれる。

ここで、各制御回路３，４によるメモリ回路２
の書き込み、読み出し制御は、入力端子１に供給
された高速デイジタル映像信号VSの1H分を４分
割して各分割された部分のそれぞれ時間的に先頭
のデータより順次出力されるように行なえばよ
く、例えば第３図に示したように、元の映像信号
VSの1H間（例えばt₁〜t₅間）に書き込まれたデ
ータを次の1H間（例えばt₅〜t₉間）で時間軸伸張
しながら読み出して各チヤンネルに振り分ける場
合には、メモリ回路２を第６図に示すように２個
のラインメモリ２ａ，２ｂで構成し、切換スイツ
チ１２，１３により一方を書き込み用に、他方を
読み出し用に、交互に切換えて使用すればよい。

すなわち、第６図の入力端子１１には、第５図
の入力端子１からのデイジタル映像信号のデータ
が供給されており、この端子１１からのデータは
切換スイツチ１２により切換えられて、ラインメ
モリ２ａ，２ｂのいずれか一方に送られ書き込ま
れる。ラインメモリ２ａ，２ｂは、一方が書き込
み状態のとき他方が読み出し状態にあり、読み出
されたデータは切換スイツチ１３を介して出力端
子１４より取り出され、第５図の各ラツチ回路７
Ａ，７Ｂ，７Ｃ，７Ｄにそれぞれ送られる。すな
わち、各切換スイツチ１２，１３のそれぞれの被
選択端子ａ，ｂは1H毎に互いに相補的な関係と
なるように連動して切換接続されるものであり、
例えば第６図の状態においては、スイツチ１２が
被選択端子ａに切換接続され、スイツチ１３が被
選択端子ｂに切換接続されている。

ところで、出力端子１４からのデータとして
は、1H前に書き込まれたデータの各ブロツクＡ，
Ｂ，Ｃ，Ｄに対応する各部分のそれぞれ各先頭位
置から順次巡回的に出力されるものとなつていれ
ばよい。これは、例えば第３図の映像信号VSに
おける時刻t₁からt₅までの1H分のデータを例えば
2000ワードのラインメモリのアドレス０から1999
までに順次書き込むものとするとき、各ブロツク
Ａ，Ｂ，Ｃ，及びＤに対応するデータは、ライン
メモリ内のそれぞれ０〜499，500〜999，1000〜
1499，及び1500〜1999のアドレスに書き込まれ
る。そして、次の1H間（時刻t₅〜t₉間）において
読み出しアドレスを０，500，1000，1500，1501，
1001，1501，…と制御し、各ブロツクのそれぞれ
先頭のアドレスから各ブロツクを巡回的に走査す
るとともに時間順序に従つて読み出す。このとき
の読み出しクロツクCKRの周波数は、元の入力
デイジタル映像信号のサンプリングクロツク周波
数（例えば約80MHz）に等しく、ラインメモリの
アドレスＸ（Ｘ＝０，１，２，…，1999）のデー
タをDxとし、さらにその所属するブロツクＹ（Ｙ
＝Ａ，Ｂ，Ｃ，Ｄ）をDx（Ｙ）のように表わす
と、第７図に示すように、読み出しクロツク
CKRに応じてデータD₀（Ａ），D₅₀₀（Ｂ），D₁₀₀₀
（Ｃ），D₁₅₀₀（Ｄ），…が順次読み出される。ここ
で、第５図の各ラツチ回路７Ａ，７Ｂ，７Ｃ，７
Ｄにそれぞれ供給されるラツチパルスLP１，LP
２，LP３，LP４として、第７図に示すように、
クロツクCKRの1/4の周波数（４倍の周期）を有
し、かつ順次クロツクCKRの１周期分ずつずれ
た位相差を持つものを使用すれば、ラツチ回路７
Ａは例えばブロツクＡに属するデータのみを順次
取り込み、同様にラツチ回路７Ｂ，７Ｃ，７Ｄは
それぞれ例えばブロツクＢ，Ｃ，Ｄに属するデー
タのみをそれぞれ取り込むようにすることができ
る。さらに、ラツチ回路８Ａ，８Ｂ，８Ｃ，８Ｄ
に、クロツクCKRの1/4の周波数のラツチパルス
LP５を共通する供給することにより、各チヤン
ネルの位相を一致させることができる。

従つて、各ラツチ回路８Ａ，８Ｂ，８Ｃ，８Ｄ
より出力端子９Ａ，９Ｂ，９Ｃ，９Ｄをそれぞれ
介して取り出される各チヤンネルChA，ChB，
ChC，ChDのデータ信号は、それぞれ元の入力デ
イジタル映像信号のサンプリングクロツク周波数
の1/4の周波数（約20MHz）を有し、それぞれ第
１図の画面ブロツクＡ，Ｂ，Ｃ，Ｄに対応するデ
ータとなる。

ところで、以上の説明においては、書き込みア
ドレスを０から1999まで単純に増加するように制
御し、読み出しアドレスを０，500，1000，1500，
１，501，1001，1501，…と各ブロツクを巡回的
に指定するように制御したが、入力データの書き
込み時に各ブロツクに分配するようなアドレス制
御を行なつてもよい。例えば、入力デイジタル映
像信号の１ライン分2000個のサンプリングデータ
が順次入力されるとき、書き込みアドレスを０，
４，８，…，1996，１，５，９，…，1997，２，
６，10，…，1998，３，７，11，…，1999と制御
し、読み出しアドレスは０から1999まで単純に増
加させればよい。このときの出力データは、D₀
（Ａ），D₁（Ｂ），D₂（Ｃ），D₃（Ｄ），D₄（Ａ），D₅
（Ｂ），D₆（Ｃ），D₇（Ｄ），のように、各ブロツク
Ａ，Ｂ，Ｃ，Ｄに属するものが巡回的に表われ、
前記説明と同様にラツチ回路７Ａ〜７Ｄ，８Ａ〜
８Ｄにより各チヤンネルChA〜ChDのデータ信
号が取り出される。

次に、第４図とともに説明したような、各画面
ブロツクＡ，Ｂ，Ｃ，Ｄの境界部近傍をオーバー
ラツプして各チヤンネルChA，ChB，ChC，ChD
に振り分ける場合のアドレス制御の一例を説明す
る。

先ず、入力デイジタル映像信号VSにおける1H
内の有効表示領域内のデータを2000個、オーバー
ラツプ部分となる前後ΔT分のデータをそれぞれ
10個とするとき、有効表示領域とその前後それぞ
れΔT分のＴ＋2ΔTのデータを2020ワードのライ
ンメモリの０から2019までのアドレスに順次書き
込む。このとき、第１図の各画面ブロツクＡ，
Ｂ，Ｃ，Ｄに対応する１ライン上のそれぞれ500
個のデータは、ラインメモリのアドレス10〜509，
510〜1009，1010〜1509，1510〜2009にそれぞれ
書き込まれる。書き込みアドレスは、０から2019
まで単調増加するが、アドレスが０となるのは第
４図の時刻t₁₂よりΔTだけ前の時刻であり、アド
レスが2019となるのは時刻t₁₆よりΔTだけ後の時
刻である。そして、読み出し時には、アドレスを
０，500，1000，1500，１，501，1001，1501，…
と制御するが、1Hの間に各チヤンネル毎にそれ
ぞれ520ワードを読み出すようにし、1Hの終了直
前近傍では、読み出しアドレスが、…，519，
1019，1519，2019にまで達する。このとき読み出
されるデータDx（Ｙ）の所属チヤンネルＺをDx
（Ｙ−Ｚ）のように表わすと、D₀（Δ−Ａ），D₅₀₀
（Ａ−Ｂ），D₁₀₀₀（Ｂ−Ｃ），D₁₅₀₀（Ｃ−Ｄ），…，
D₅₁₉（Ｂ−Ａ），D₁₀₁₉（Ｃ−Ｂ），D₁₅₁₉（Ｄ−Ｃ），
D₂₀₁₉（Δ−Ｄ）の順に読み出されることになる。
ここで、任意のデータDx（Ｙ−Ｚ）の所属ブロツ
クＹをΔとしたものは、第４図の有効表示領域の
前後のそれぞれΔTの部分に対応している。な
お、読み出されるデータのうち、所属ブロツクＹ
と所属ブロツクＺとは一致するものは、D₁₀（Ａ
−Ａ），D₅₁₀（Ｂ−Ｂ），D₁₀₁₀（Ｃ−Ｃ），D₁₅₁₀（Ｄ
−Ｄ），…，D₅₀₉（Ａ−Ａ），D₁₀₀₉（Ｂ−Ｂ），D₁₅₀₉
（Ｃ−Ｃ），D₂₀₀₉（Ｄ−Ｄ）である。

このようにして読み出されたデータを各チヤン
ネル毎に取り出すことは、前述と同様に、ラツチ
回路７Ａ〜７Ｄ，８Ａ〜８Ｄにより行なえる。

このような本発明の実施例によれば、２ライン
分（2H分）程度の少ないメモリ容量で例えば
80MHzクロツクの高速データを例えば４チヤンネ
ルの低速データ（例えば20MHzクロツク）び変換
できるため、ECL等の高速素子を用いることな
く通常のTTL等を用いて画像処理を行なわせる
ことが可能となる。また、これらのチヤンネルに
分割されたデータは、画面上のライン方向に等分
割された各画面ブロツクに対応するものであるた
め、２次元画像処理が略それぞれのチヤンネル内
のデータのみで容易に行なえる。この場合、ライ
ン方向の分割点、すなわち各画面ブロツクの境界
での不連続は、この境界部分近傍をオーバーラツ
プそて各チヤンネルに含めることにより、水平方
向の一連のデータを用いての画像処理等も同一チ
ヤンネル内のデータのみで行なえる。さらに、分
割された各チヤンネルのデータの全体の位相（先
頭位置のタイミング）、及びクロツクの位相をそ
ろえることができ、分割後のデータ処理の各種制
御信号等がそれぞれ略一種類のみで済み、処理が
容易となる。

なお、本発明は前記実施例のみに限定されるも
のでなく、実施例中では入力映像信号を４チヤン
ネルに分割する例について説明したが、一般にＮ
チヤンネル（Ｎは２以上の整数）に分割すること
も容易に実現できる。さらに、実施例では1H間
をＮ分割しているが、他の時間単位をＮ分割する
ようにしてもよい。また、Ｎチヤンネルに分割さ
れた各信号は、２次元画像処理に用いる必要はな
く、他の信号処理や、あるいは記録系、信号伝送
系等に供給してもよい。

〔発明の効果〕 本発明に係る映像信号分割回路によれば、高速
クロツクの入力映像信号を複数チヤンネルの低速
クロツク信号に分割でき、分割された各チヤンネ
ル内の信号は、画面上での関連性が高く、各種信
号処理、特に画像処理が各チヤンネル毎にそれぞ
れ独立的に容易に行なえる。

【図面の簡単な説明】

第１図は映像信号により表示される画面を示す
平面図、第２図および第３図は映像信号分割操作
のそれぞれ互いに異なる例を説明するためのタイ
ミングチヤート、第４図は映像信号分割操作のさ
らに他の例を説明するためのタイミングチヤー
ト、第５図は本発明の一実施例を示すブロツク回
路図、第６図は第５図のメモリ回路の一具体例を
示すブロツク回路図、第７図は第５図の各ラツチ
回路の動作を説明するためのタイミングチヤート
である。 １……映像信号入力端子、２……メモリ回路、
３……書き込みアドレス制御回路、４……読み出
しアドレス制御回路、５……クロツク信号発生回
路、６……タイミングパルス発生回路、７Ａ〜７
Ｄ，８Ａ〜８Ｄ……ラツチ回路、９Ａ〜９Ｄ……
信号出力端子。

Claims (1)

【特許請求の範囲】
1. １ 入力映像信号をＮ分割（Ｎは２以上の整数）
   してＮチヤンネルの信号とする映像信号分割回路
   において、上記入力映像信号のクロツク信号に応
   じて書き込みアドレスを制御する書き込みアドレ
   ス制御回路と、この書き込みアドレス制御回路に
   より書き込み制御され上記入力映像信号が書き込
   まれるメモリ回路と、上記クロツク信号に応じて
   読み出しアドレスを制御し上記メモリ回路内に書
   き込まれた上記入力映像信号の単位時間分をＮ分
   割した各分割部分のそれぞれ先頭の信号より巡回
   的に順次読み出す読み出しアドレス制御回路と、
   上記クロツク信号周波数の１／Ｎの周波数を有し
   かつ上記クロツク信号の周期分ずつ位相が順次ず
   れたＮ個のラツチパルスにより上記メモリ回路か
   ら読み出された信号を順次ラツチするＮ個のラツ
   チ回路とを備え、これらＮ個のラツチ回路からの
   出力をＮチヤンネルの分割信号として取り出すこ
   とを特徴とする映像信号分割回路。