JPS6032200A - ダイナミツクメモリのリフレツシユ制御回路 - Google Patents
ダイナミツクメモリのリフレツシユ制御回路Info
- Publication number
- JPS6032200A JPS6032200A JP58141591A JP14159183A JPS6032200A JP S6032200 A JPS6032200 A JP S6032200A JP 58141591 A JP58141591 A JP 58141591A JP 14159183 A JP14159183 A JP 14159183A JP S6032200 A JPS6032200 A JP S6032200A
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- JP
- Japan
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- address
- dynamic memory
- row
- terminal
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- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 18
- 101100325756 Arabidopsis thaliana BAM5 gene Proteins 0.000 abstract description 7
- 101150046378 RAM1 gene Proteins 0.000 abstract description 7
- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 abstract description 7
- 102100031584 Cell division cycle-associated 7-like protein Human genes 0.000 abstract description 5
- 101000777638 Homo sapiens Cell division cycle-associated 7-like protein Proteins 0.000 abstract description 5
- 230000002401 inhibitory effect Effects 0.000 abstract 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はダイナミックメモリのリフレッシュ制御回路に
関するものである。
関するものである。
ダイナミックメモリは高集積化に有利なために広範にわ
たって使用されている。ところがこれはＭＯ８形構造に
おける微小なコンデンサに電荷を蓄えてデータを記憶す
るため電荷が放電し、記憶内容が消失するという現象が
起こる。そのため一定時間ごとに記憶内容をリフレッシ
ュする動作が必要となシ、リフレッシュ中はダイナミッ
クメモリを使用できず処理速度が低下するものであった
。
たって使用されている。ところがこれはＭＯ８形構造に
おける微小なコンデンサに電荷を蓄えてデータを記憶す
るため電荷が放電し、記憶内容が消失するという現象が
起こる。そのため一定時間ごとに記憶内容をリフレッシ
ュする動作が必要となシ、リフレッシュ中はダイナミッ
クメモリを使用できず処理速度が低下するものであった
。
そこで本発明はダイナミックメモリに通常のアクセスを
行なったときにもそのアドレスの記憶内容がリフレッシ
ュされることに着目し、上記アクセスが行なわれたアド
レスに対する次回のリフレッシュを禁止することによル
ダイナミックメモリの処理速度を向上するようにしたも
のである。
行なったときにもそのアドレスの記憶内容がリフレッシ
ュされることに着目し、上記アクセスが行なわれたアド
レスに対する次回のリフレッシュを禁止することによル
ダイナミックメモリの処理速度を向上するようにしたも
のである。
以下本発明の一実施例を図面に基づいて説明する。第１
図において、１はダイナミックＲＡＭで、ｍ行ｎ列（ｒ
ｎ、ｎ＝１．２．、、）のマトリクスからなル、一定時
間ごとに１行ずつリフレッシュを行なうものである。２
はスタティックｆｔＡＭで、ＲＡＭＩの各行についてア
クセスが行なわれたか否かを記憶するものである。３は
カウンタで、ＲＡＭ１のリフレッシュする行を指定する
ものである。
図において、１はダイナミックＲＡＭで、ｍ行ｎ列（ｒ
ｎ、ｎ＝１．２．、、）のマトリクスからなル、一定時
間ごとに１行ずつリフレッシュを行なうものである。２
はスタティックｆｔＡＭで、ＲＡＭＩの各行についてア
クセスが行なわれたか否かを記憶するものである。３は
カウンタで、ＲＡＭ１のリフレッシュする行を指定する
ものである。
４はセレクタで、カウンタ３の出力と端子Ａｄからの出
力のいずれかを選択するものである。端子） ＡｄにはＲＡＭＩにアクセスする際にアドレスデータが
供給される。５はタイミングパルス発生回路、６〜８は
フリップフロップ回路、９〜１２はゲート回路である。
力のいずれかを選択するものである。端子） ＡｄにはＲＡＭＩにアクセスする際にアドレスデータが
供給される。５はタイミングパルス発生回路、６〜８は
フリップフロップ回路、９〜１２はゲート回路である。
つぎに動作について説明する。ＲＡＭ２には、ＲＡＭ１
の各行について、アクセスが行なわれた場合にはＩｏｌ
が、行なわれなかった場合には１１１が（この動作につ
いては後述する。）記憶されているものとする。端子Ｐ
１にはＲＡＭＩの各行をリフレッシュするための一定周
期のパルスが供給されており、これが１パルス供給され
るとフリップフロップ回路６の出力Ｑが１１１になって
端子りから外部の処理装置（図示せず、）に対して、リ
フレッシュのためＲＡＭ１の使用を禁止する要求を出す
、これが受け入れられると、端子Ｐｇに許可信号１１１
が供給されフリップフロップ回路７゜８がトリガされて
セット状態になるとともにセレクタ４によってカウンタ
３の出力が選択される。
の各行について、アクセスが行なわれた場合にはＩｏｌ
が、行なわれなかった場合には１１１が（この動作につ
いては後述する。）記憶されているものとする。端子Ｐ
１にはＲＡＭＩの各行をリフレッシュするための一定周
期のパルスが供給されており、これが１パルス供給され
るとフリップフロップ回路６の出力Ｑが１１１になって
端子りから外部の処理装置（図示せず、）に対して、リ
フレッシュのためＲＡＭ１の使用を禁止する要求を出す
、これが受け入れられると、端子Ｐｇに許可信号１１１
が供給されフリップフロップ回路７゜８がトリガされて
セット状態になるとともにセレクタ４によってカウンタ
３の出力が選択される。
カウンタ３の出力によってＲＡＭＩのリフレッシュすべ
き行（例えばに行）が指定されるとともに上記に行にア
クセスが行なわれたか否かのデータのアドレスがＲＡＭ
２に対して指定される。
き行（例えばに行）が指定されるとともに上記に行にア
クセスが行なわれたか否かのデータのアドレスがＲＡＭ
２に対して指定される。
一方、フリップフロップ回路７の出力可が８Ｆ！２図只
のようにｗＯｗに反転することによってタイミングパル
ス発生回路５のリセットが解除され、端子ｆからのクロ
ックパルスによって端子Ｑ、 −Ｑ６からはそれぞれ第
２図Ｑｌ−ｗＱｓのようにパルスが発生する。１．ず端
子Ｑ工からのパルスによってＲＡＭ２から上記で指定さ
れたアドレスのデータが読み出される。ＲＡＭＩの上記
性にはアクセスが行なわれていなかったとすると、ＲＡ
Ｍ２からは１１１が読み出され、フリップフロップ回路
８はリセットされずゲート回路９は閉じられたままとな
っている。つぎに端子Ｑ２からのパルスによってＲＡＭ
２の上記アドレスにフリップフロップ回路７の出力Ｑ＠
１ｍが書き込まれる。端子Ｑ３からのパルスはゲート回
路９によって通過を阻止される。つぎに端子Ｑ４からの
パルスによってＲＡＭ１の上記性のリフレッシュが行な
われる。そして端子Ｑｓからのパルスによってフリップ
フロップ回路６．７がリセットされ、ＲＡＭＩが使用可
能状態になる。
のようにｗＯｗに反転することによってタイミングパル
ス発生回路５のリセットが解除され、端子ｆからのクロ
ックパルスによって端子Ｑ、 −Ｑ６からはそれぞれ第
２図Ｑｌ−ｗＱｓのようにパルスが発生する。１．ず端
子Ｑ工からのパルスによってＲＡＭ２から上記で指定さ
れたアドレスのデータが読み出される。ＲＡＭＩの上記
性にはアクセスが行なわれていなかったとすると、ＲＡ
Ｍ２からは１１１が読み出され、フリップフロップ回路
８はリセットされずゲート回路９は閉じられたままとな
っている。つぎに端子Ｑ２からのパルスによってＲＡＭ
２の上記アドレスにフリップフロップ回路７の出力Ｑ＠
１ｍが書き込まれる。端子Ｑ３からのパルスはゲート回
路９によって通過を阻止される。つぎに端子Ｑ４からの
パルスによってＲＡＭ１の上記性のリフレッシュが行な
われる。そして端子Ｑｓからのパルスによってフリップ
フロップ回路６．７がリセットされ、ＲＡＭＩが使用可
能状態になる。
つぎにＲＡＭＩに書き込み、読出しのいずれかが行なわ
れた場合について説明する。ＲＡＭＩにアクセスが行な
われる場合には、端子ｃＥがｌ１ｇになるとともに端子
ＲＤあるいはＷＲのいずれがが１１１になり、端子Ａｄ
からのアドレスデータがセレクタ４によって選択されて
アクセスが行なわれる。このアクセスによってゲート回
路１２の出力が９１８になｊ）ＲＡＭ２に書込み命令が
供給される。このとき上記アドレスデータのうちＲＡＭ
Ｉの行を指定するビットがＲＡＭ２に供給され、上記書
込み命令によってこのアドレスにフリップフロップ回路
７の出力Ｑ１０１が書き込まれる。これが、ｆｌＡＭｌ
のに行にアクセスが行なわれたことを表わすデータとな
る。このアクセスによって、このアドレスはリフレッシ
ュが行なわれたことになるので、このアドレスについて
は次回の定時間ごとのリフレッシュは不要となる。
れた場合について説明する。ＲＡＭＩにアクセスが行な
われる場合には、端子ｃＥがｌ１ｇになるとともに端子
ＲＤあるいはＷＲのいずれがが１１１になり、端子Ａｄ
からのアドレスデータがセレクタ４によって選択されて
アクセスが行なわれる。このアクセスによってゲート回
路１２の出力が９１８になｊ）ＲＡＭ２に書込み命令が
供給される。このとき上記アドレスデータのうちＲＡＭ
Ｉの行を指定するビットがＲＡＭ２に供給され、上記書
込み命令によってこのアドレスにフリップフロップ回路
７の出力Ｑ１０１が書き込まれる。これが、ｆｌＡＭｌ
のに行にアクセスが行なわれたことを表わすデータとな
る。このアクセスによって、このアドレスはリフレッシ
ュが行なわれたことになるので、このアドレスについて
は次回の定時間ごとのリフレッシュは不要となる。
そこで次回のに行に対するリフレッシュ動作につｈて説
明する。端子Ｐｌからのパルスによってカウンタ３かに
行のアドレスをカウントするとともにフリップフロップ
回路６〜８が上記と同様にセット状態になる。そしてタ
イミングパルス発生回路５の端子Ｑ１からパルスが生じ
るとＲＡＭ２からデータＩ０１が読み出されフリップフ
ロップ回路８がリセットされてゲート回路９が開く。つ
ぎに端子Ｑ２からパルスが発生するとフリップフロップ
回路７の出力Ｑ１１１がＲＡＭ２に書き込まれる。（こ
れによってこの次にはに行にリフレッシュが行なわれる
ことになる。〕そして端子Ｑ３からパルスが生じるとこ
れがゲート回路９．１０を通過しフリップフロップ回路
６，７がリセットされる。したがってフレッシュ動作は
行なわれず、ＲＡＭＩが使用可能状態になる。
明する。端子Ｐｌからのパルスによってカウンタ３かに
行のアドレスをカウントするとともにフリップフロップ
回路６〜８が上記と同様にセット状態になる。そしてタ
イミングパルス発生回路５の端子Ｑ１からパルスが生じ
るとＲＡＭ２からデータＩ０１が読み出されフリップフ
ロップ回路８がリセットされてゲート回路９が開く。つ
ぎに端子Ｑ２からパルスが発生するとフリップフロップ
回路７の出力Ｑ１１１がＲＡＭ２に書き込まれる。（こ
れによってこの次にはに行にリフレッシュが行なわれる
ことになる。〕そして端子Ｑ３からパルスが生じるとこ
れがゲート回路９．１０を通過しフリップフロップ回路
６，７がリセットされる。したがってフレッシュ動作は
行なわれず、ＲＡＭＩが使用可能状態になる。
なお記憶回路としてのＲＡＭ２はダイナミックＲＡＭを
周込てもよい。
周込てもよい。
以上のように本発明によれば、ダイナミックメモリの不
要なリフレッシュを禁止できるので、従来よシリフレッ
シュに要する時間を短くできダイナミックメモリの処理
速度を向上させることができる。
要なリフレッシュを禁止できるので、従来よシリフレッ
シュに要する時間を短くできダイナミックメモリの処理
速度を向上させることができる。
第１図は本発明の一実施例を示した論理回路図、第２図
は動作説明のためのタイムチャートである。 ｌ・・ダイナミックＲＡＭ ２・・ＲＡＭ３・・カウン
タ ４・・セレクタ ５・・タイミングパルス発生回路 ７．８−・フリップフロップ回路 ９・・ゲート回路 以 上 出願人 株式会社 精 工 舎
は動作説明のためのタイムチャートである。 ｌ・・ダイナミックＲＡＭ ２・・ＲＡＭ３・・カウン
タ ４・・セレクタ ５・・タイミングパルス発生回路 ７．８−・フリップフロップ回路 ９・・ゲート回路 以 上 出願人 株式会社 精 工 舎
Claims (1)
- データを記憶するダイナミックメモリと、このダイナミ
ックメモリの記憶内容を順次一定時間ごとにリフレッシ
ュするリフレッシュ回路と、上記ダイナミックメモリに
アクセスが行なわれたときどのアドレスにアクセスが行
なわれたが、を記憶する記憶回路と、この記憶回路の出
力に上って上記アクセスが行なわれたアドレスに対する
次回のリフレッシュを禁止する制御回路とからなるダイ
ナミックメモリのリフレッシュ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58141591A JPS6032200A (ja) | 1983-08-02 | 1983-08-02 | ダイナミツクメモリのリフレツシユ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58141591A JPS6032200A (ja) | 1983-08-02 | 1983-08-02 | ダイナミツクメモリのリフレツシユ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6032200A true JPS6032200A (ja) | 1985-02-19 |
Family
ID=15295566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58141591A Pending JPS6032200A (ja) | 1983-08-02 | 1983-08-02 | ダイナミツクメモリのリフレツシユ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6032200A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6433793A (en) * | 1987-07-30 | 1989-02-03 | Toshiba Corp | Refresh controller |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5589986A (en) * | 1978-12-27 | 1980-07-08 | Fujitsu Ltd | Refresh control system |
| JPS5753296B2 (ja) * | 1981-02-23 | 1982-11-12 | ||
| JPS58125294A (ja) * | 1982-01-19 | 1983-07-26 | Toshiba Corp | ダイナミツク型メモリのリフレツシユ回路 |
-
1983
- 1983-08-02 JP JP58141591A patent/JPS6032200A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5589986A (en) * | 1978-12-27 | 1980-07-08 | Fujitsu Ltd | Refresh control system |
| JPS5753296B2 (ja) * | 1981-02-23 | 1982-11-12 | ||
| JPS58125294A (ja) * | 1982-01-19 | 1983-07-26 | Toshiba Corp | ダイナミツク型メモリのリフレツシユ回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6433793A (en) * | 1987-07-30 | 1989-02-03 | Toshiba Corp | Refresh controller |
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