JPS6032209B2 - 命令制御方式 - Google Patents
命令制御方式Info
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- JPS6032209B2 JPS6032209B2 JP16784680A JP16784680A JPS6032209B2 JP S6032209 B2 JPS6032209 B2 JP S6032209B2 JP 16784680 A JP16784680 A JP 16784680A JP 16784680 A JP16784680 A JP 16784680A JP S6032209 B2 JPS6032209 B2 JP S6032209B2
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】
本発明は、命令をパイプライン制御方式で実行するデー
タ処理装置において、翻訳（Ｔｒａｎｓｌａに）および
翻訳テスト（ＴｒａｍｌａｔｅａＭＴｅｓｔ）のような
命令を高速で実行できるようにした命令制御方式に関す
るものである。
タ処理装置において、翻訳（Ｔｒａｎｓｌａに）および
翻訳テスト（ＴｒａｍｌａｔｅａＭＴｅｓｔ）のような
命令を高速で実行できるようにした命令制御方式に関す
るものである。
翻訳命令は、第１オペランドの各バイトのもつている値
を第２オペランド部で指定したテーフルの先頭アドレス
に加え、それに対応するテーフルの位置から関数バイト
を議出し、第１オペランドの引数を関数バイトで層換え
るものである。
を第２オペランド部で指定したテーフルの先頭アドレス
に加え、それに対応するテーフルの位置から関数バイト
を議出し、第１オペランドの引数を関数バイトで層換え
るものである。
第１図イは翻訳命令の形式を示し、第１図口は翻訳命令
の具体例を示している。第２図イは第１オペランドの各
バイトのアドレスおよび各バイトの引数データを示し、
第２図口は具体例を示している。第３図イは第２オペラ
ンドの各バイトのアドレスおよび各バイトのデータ（関
数バイト）を示し、第３図口はこれらの具体例を示して
いる。第４図は翻訳命令の実行結果の１例を示している
。翻訳命令は、例えば、ＥＢＣＤＩＫコードをＩＳＯコ
ードやＣＩＣコードにコード変換するために用いられる
。第５図は従来のデータ処理装置の概要を示す図、第６
図イ，口は従来の翻訳命令の実行シーケンスを示すもの
である。第５図および第６図において、１はベース・レ
ジスタ、２はデイスプレイスメント・レジスタ、３はア
ドレス計算用加算器、４は実効アドレス・レジスタ、５
はバッファ・メモリ、６は書込データ・レジスタ、７は
オペランド・データ・レジスタ、８は演算ユニット、Ｄ
は命令デコード・サイクル、Ｒはしジスタ藷出サイクル
、Ａはアドレス計算サイクル、ＢＩとＢ２はバッファ・
メモリ説出サイクル、ＥＩとＥ２は実行サイクル、ＣＫ
は結果のチェック・サイクル、Ｗはしジスタ書込サイク
ルをそれそれ示している。第５図に示すような従来装置
における翻訳命令の実行は第６図イ，口に示すようにし
て実行される。即ち、翻訳命令は、第１のデータ議出し
処理、第２のデータの論出し処理および第２のデータの
第１のアドレスへの書込み処理をパイプライン的に互に
オーバラッブさせながら順に実行することにより遂行さ
れる。第１回目の第１のデータ読出し処理においては、
ベース・レジスタＢＩの内容とディスプレイスメントＤ
Ｉがアドレス計算用加算器４で加算され、加算結果が実
効アドレス・レジスタ４にセットされ、実効アドレス・
レジスタの内容は書込データ・レジスタＷＡＲ（図示せ
ず）にセットされると共に実効アドレス・レジスタ４の
内容に従って４バイトのデータがバッファ・メモリ５か
ら読出され、読出された４バイトのデータがオペランド
・データ・レジスタ７を経由して演算ユニット８内の図
示しないバッファ・レジスタにセットされ、そして論理
比較器ＬＵＣＫ２によって第０バイトが選択され、この
第０バイトが結果レジスタＲＲにセットされる。第２の
データの読出し処理は、第１のデータの読出し処理より
も２サイクルに遅れて＃３サイクルで開始させられるが
、アドレス計算は＃８サイクルで開始させられ、このア
ドレス計算サイクルではベース・レジスタＢ２と結果レ
ジスタＲＲの内容とディスプレイスメントＤ２とがアド
レス計算用加算器３によって加算され、次いで加算結果
が実効アドレス・レジスタ４にセットされ、実効アドレ
ス・レジスタ４に従ってバッファ・メモリ５が読出され
、謙出されたデータがオペランド・データ・レジス夕７
および論理比較器ＬＵＣＫ，を介して結果レジスタＲＲ
にセットされ、これに先立ち並行してバッファ・レジス
タに格納されている第１のデータの第１バイトが論理比
較器ＬＵＣＫ２によって選択されて結果レジスタＲＲに
セットされる。
の具体例を示している。第２図イは第１オペランドの各
バイトのアドレスおよび各バイトの引数データを示し、
第２図口は具体例を示している。第３図イは第２オペラ
ンドの各バイトのアドレスおよび各バイトのデータ（関
数バイト）を示し、第３図口はこれらの具体例を示して
いる。第４図は翻訳命令の実行結果の１例を示している
。翻訳命令は、例えば、ＥＢＣＤＩＫコードをＩＳＯコ
ードやＣＩＣコードにコード変換するために用いられる
。第５図は従来のデータ処理装置の概要を示す図、第６
図イ，口は従来の翻訳命令の実行シーケンスを示すもの
である。第５図および第６図において、１はベース・レ
ジスタ、２はデイスプレイスメント・レジスタ、３はア
ドレス計算用加算器、４は実効アドレス・レジスタ、５
はバッファ・メモリ、６は書込データ・レジスタ、７は
オペランド・データ・レジスタ、８は演算ユニット、Ｄ
は命令デコード・サイクル、Ｒはしジスタ藷出サイクル
、Ａはアドレス計算サイクル、ＢＩとＢ２はバッファ・
メモリ説出サイクル、ＥＩとＥ２は実行サイクル、ＣＫ
は結果のチェック・サイクル、Ｗはしジスタ書込サイク
ルをそれそれ示している。第５図に示すような従来装置
における翻訳命令の実行は第６図イ，口に示すようにし
て実行される。即ち、翻訳命令は、第１のデータ議出し
処理、第２のデータの論出し処理および第２のデータの
第１のアドレスへの書込み処理をパイプライン的に互に
オーバラッブさせながら順に実行することにより遂行さ
れる。第１回目の第１のデータ読出し処理においては、
ベース・レジスタＢＩの内容とディスプレイスメントＤ
Ｉがアドレス計算用加算器４で加算され、加算結果が実
効アドレス・レジスタ４にセットされ、実効アドレス・
レジスタの内容は書込データ・レジスタＷＡＲ（図示せ
ず）にセットされると共に実効アドレス・レジスタ４の
内容に従って４バイトのデータがバッファ・メモリ５か
ら読出され、読出された４バイトのデータがオペランド
・データ・レジスタ７を経由して演算ユニット８内の図
示しないバッファ・レジスタにセットされ、そして論理
比較器ＬＵＣＫ２によって第０バイトが選択され、この
第０バイトが結果レジスタＲＲにセットされる。第２の
データの読出し処理は、第１のデータの読出し処理より
も２サイクルに遅れて＃３サイクルで開始させられるが
、アドレス計算は＃８サイクルで開始させられ、このア
ドレス計算サイクルではベース・レジスタＢ２と結果レ
ジスタＲＲの内容とディスプレイスメントＤ２とがアド
レス計算用加算器３によって加算され、次いで加算結果
が実効アドレス・レジスタ４にセットされ、実効アドレ
ス・レジスタ４に従ってバッファ・メモリ５が読出され
、謙出されたデータがオペランド・データ・レジス夕７
および論理比較器ＬＵＣＫ，を介して結果レジスタＲＲ
にセットされ、これに先立ち並行してバッファ・レジス
タに格納されている第１のデータの第１バイトが論理比
較器ＬＵＣＫ２によって選択されて結果レジスタＲＲに
セットされる。
第２のデータの第１のアドレスへの書込み処理は＃８サ
イクルで開始される。この第２のデータの第１のアドレ
スへの書込み処理においては、書込データ・レジスタＷ
ＡＲの内容がアドレス計算用加算器３を介して実効アド
レス・レジスタ４にセットされ、実効アドレス・レジス
タ４の内容が書込アドレス・レジスタＷＡＲに再びセッ
トされ、次いで結果レジスタＲＲの内容が書込データ・
レジスタ６に移され、バッファ・メモリ５の実効アドレ
ス・レジスタ４で指定される記憶場所に書込まれる。上
記の書込み処理より２サイクル遅れて＃１０サイクルで
謙出された第１のデータの第１バイトに対応する第２の
データの読出し処理が開始され、この第２のデータの論
出し処理より２サイクル遅れて＃１２サイクルで第２の
データの第１のアドレスへの書込み処理が行われる。同
様な処理が繰返され、読出された第１のデータの第３バ
イトに対応する第２のデータの書込み処理が開始された
後、＃２２サイクルで次の４バイトの第１のデータの謎
出し処理が開始され、次に＃２４サイクルで第２のデー
タの講出し処理が開始される。この第２のデータの議出
し処理は＃３５サイクルで終了する。第５図および第６
図で説明したような従来の翻訳命令の命令制御方式にお
いては、第１のデータの読出し処理に続いて行なわれる
第２のデータの論出し処理は、第１のデータの謙出し処
理開始より２サイクル遅れて開始されるが、４サイクル
にわたってＤサイクルの状態に留り、第１のデータの第
０バイトがアドレス計算用加算器３に供給し得る状態に
なって始めてアドレス計算サイクルＡを開始しているの
で、高速のコード変換を行い得ないという欠点が存在す
る。
イクルで開始される。この第２のデータの第１のアドレ
スへの書込み処理においては、書込データ・レジスタＷ
ＡＲの内容がアドレス計算用加算器３を介して実効アド
レス・レジスタ４にセットされ、実効アドレス・レジス
タ４の内容が書込アドレス・レジスタＷＡＲに再びセッ
トされ、次いで結果レジスタＲＲの内容が書込データ・
レジスタ６に移され、バッファ・メモリ５の実効アドレ
ス・レジスタ４で指定される記憶場所に書込まれる。上
記の書込み処理より２サイクル遅れて＃１０サイクルで
謙出された第１のデータの第１バイトに対応する第２の
データの読出し処理が開始され、この第２のデータの論
出し処理より２サイクル遅れて＃１２サイクルで第２の
データの第１のアドレスへの書込み処理が行われる。同
様な処理が繰返され、読出された第１のデータの第３バ
イトに対応する第２のデータの書込み処理が開始された
後、＃２２サイクルで次の４バイトの第１のデータの謎
出し処理が開始され、次に＃２４サイクルで第２のデー
タの講出し処理が開始される。この第２のデータの議出
し処理は＃３５サイクルで終了する。第５図および第６
図で説明したような従来の翻訳命令の命令制御方式にお
いては、第１のデータの読出し処理に続いて行なわれる
第２のデータの論出し処理は、第１のデータの謙出し処
理開始より２サイクル遅れて開始されるが、４サイクル
にわたってＤサイクルの状態に留り、第１のデータの第
０バイトがアドレス計算用加算器３に供給し得る状態に
なって始めてアドレス計算サイクルＡを開始しているの
で、高速のコード変換を行い得ないという欠点が存在す
る。
本発明は、上記の欠点を除去するものであって、命令の
第１オペランドで指定されたテーフルのバイト・データ
が命令の第２オペランドで指定されるテーブルの引数と
なる命令を、高速で実行できるようになった命令制御方
式を提供することを目的としている。
第１オペランドで指定されたテーフルのバイト・データ
が命令の第２オペランドで指定されるテーブルの引数と
なる命令を、高速で実行できるようになった命令制御方
式を提供することを目的としている。
そしてそのため、本発明の命令制御方式はメモリから謙
出されたｎバイトのデータを格納できると共に格納され
たｎバイトのデータを演算ユニットを経由することなく
１バイトずつアドレス計算用加算器へ送り得るようにな
った一時記憶手段を有するパイプライン制御方式のデー
タ処理装置において、命令の第１オペランド部で指定さ
れたメモリ上の第１のテーブルの各バイト・データが命
令の第２オペランドで指定されるメモリ上の第２のテー
ブルの引数となる命令を実行するとき、上記一時記憶手
段に格納されたバイト・デ−夕を引数として上記第２の
テーブルから第２のデータを読出すための第２のデータ
の議出し処理をバイト・データの若いものから順番に実
行し、上記一時記憶手段に格納された最後のバィト・デ
ー外こ対応する第２のデータの読出し処理を開始する前
に、上記第１のテーブルからｎバイトのデータを読出し
て上記一時記憶手段に格納するための第１のデータの読
出し処理を開始することを特徴とするものである。以下
、本発明を図面を参照しつ）説明する。第７図イ，口，
ハは本発明のハードウェアの実施例を示す図、第８図イ
，口は第７図イのハードウェアで翻訳命令を実行する場
合における本発明による処理シーケンスを示す図、第９
図イ，口は第７図口又はハのハードウェアで翻訳命令を
実行する場合における本発明による処理シーケンスを示
す図、第１０図は引数レジスタのゲート制御回路の１例
のブロック図、第１１図は第１０図のゲート制御回路の
動作を示すタイムチャートである。
出されたｎバイトのデータを格納できると共に格納され
たｎバイトのデータを演算ユニットを経由することなく
１バイトずつアドレス計算用加算器へ送り得るようにな
った一時記憶手段を有するパイプライン制御方式のデー
タ処理装置において、命令の第１オペランド部で指定さ
れたメモリ上の第１のテーブルの各バイト・データが命
令の第２オペランドで指定されるメモリ上の第２のテー
ブルの引数となる命令を実行するとき、上記一時記憶手
段に格納されたバイト・デ−夕を引数として上記第２の
テーブルから第２のデータを読出すための第２のデータ
の議出し処理をバイト・データの若いものから順番に実
行し、上記一時記憶手段に格納された最後のバィト・デ
ー外こ対応する第２のデータの読出し処理を開始する前
に、上記第１のテーブルからｎバイトのデータを読出し
て上記一時記憶手段に格納するための第１のデータの読
出し処理を開始することを特徴とするものである。以下
、本発明を図面を参照しつ）説明する。第７図イ，口，
ハは本発明のハードウェアの実施例を示す図、第８図イ
，口は第７図イのハードウェアで翻訳命令を実行する場
合における本発明による処理シーケンスを示す図、第９
図イ，口は第７図口又はハのハードウェアで翻訳命令を
実行する場合における本発明による処理シーケンスを示
す図、第１０図は引数レジスタのゲート制御回路の１例
のブロック図、第１１図は第１０図のゲート制御回路の
動作を示すタイムチャートである。
第７図イ，口，ハにおいて、９は引数レジスタ、１０は
定数レジス夕をそれぞれ示している。
定数レジス夕をそれぞれ示している。
なお、第５図と同一符号は同一物を示している。翻訳命
令を実行する場合、バッファ・メモリ５から読出された
第１オペランドのデータ（４バイト）はオペランド・デ
ータ・レジスタ７を経由して引数レジスタ９にセットさ
れる。引数に対応する関数バイトを読出す際、引数レジ
ス夕９の１バイトのデータは定数レジスター０を介して
アドレス計算用加算器３に送られ、ベース・レジスタＢ
２とディスプレイスメントＤ２と引数とがアドレス計算
用加算器３で加算され、この加算結果が実効アドレス・
レジスタ４にセットされ、この実効アドレス・レジスタ
４の内容にしたがってバッファ・メモリ５がリード・ア
クセスされる。第７図口は定数レジスタ１０を省略した
場合を示しており、第７図ハはバッファ・メモリ５から
読出された４個の引数を直接に引数レジスタ９にセット
する場合を示している。第８図イ，口は第７図イのハー
ドウェアで翻訳命令を実行する場合における本発明によ
る処理の流れを示している。
令を実行する場合、バッファ・メモリ５から読出された
第１オペランドのデータ（４バイト）はオペランド・デ
ータ・レジスタ７を経由して引数レジスタ９にセットさ
れる。引数に対応する関数バイトを読出す際、引数レジ
ス夕９の１バイトのデータは定数レジスター０を介して
アドレス計算用加算器３に送られ、ベース・レジスタＢ
２とディスプレイスメントＤ２と引数とがアドレス計算
用加算器３で加算され、この加算結果が実効アドレス・
レジスタ４にセットされ、この実効アドレス・レジスタ
４の内容にしたがってバッファ・メモリ５がリード・ア
クセスされる。第７図口は定数レジスタ１０を省略した
場合を示しており、第７図ハはバッファ・メモリ５から
読出された４個の引数を直接に引数レジスタ９にセット
する場合を示している。第８図イ，口は第７図イのハー
ドウェアで翻訳命令を実行する場合における本発明によ
る処理の流れを示している。
＃１サイクルで第１のデータの読出し処理が開始される
。第１のデータの読出し処理においては、Ｄサイクルで
命令が翻訳命令であることおよび第１のデータの議出し
処理であることが解析され、Ｒサイクルでベース・レジ
スタＢＩおよびディスプレイスメントＤＩが謙出され、
Ａサイクルで第１オペランドのアドレスが計算され、Ｂ
Ｉサイクルで第１オペランドのアドレスが実効アドレス
・レジスタ４にセットされ、Ｂ２サイクルで実効アドレ
ス・レジスタ４の内容が書込アドレス・レジスタＷＡＲ
（図示せず）および位置レジス夕ＬＲに移されると共に
バッファ・メモリ５がアクセスされ、ＥＩサイクルでバ
ッファ・メモリ５から読出されたデータがオペランド・
データ・レジスタ７および引数レジスタ９に格納される
。＃３サイクルで第２のデータの読出し処理が開始され
る。第２のデータの読出し処理においては、最初のＤサ
イクルで翻訳命令であることおよび第２のデータの読出
し処理であることが解析されるが、第１のデータの読出
し処理と同期をとるため＃４サイクルおよび＃５サイク
ルもＤサイクル状態とされ、Ｒサイクルでべ−ス・レジ
スタＢ２とディスプレイスメントＤ２と引数レジスタ９
の第０バイトがアドレス計算用加算器３に入力され、Ａ
サイクルで第２のデータのアドレスが計算され、ＢＩサ
イクルで第２のデータのアドレスが実効アドレス・レジ
スタ４にセットされ、Ｂ２サイクルで実効アドレス・レ
ジスタ４の内容に従いバッファ・メモリ５の読出しが行
われ、ＥＩサイクルで謙出データがオペランド・データ
・レジスタ７にセットされ、Ｅ２サイクルで読出データ
が論理比較器ＬＵＣＫで処理されＣＫサイクルで読出デ
ータが結果レジスタＲＲにセットされる。第２のデータ
の第１のアドレスへの書込み処理は＃７サイクルから開
始される。第２のデータの第１のアドレスへの書込み処
理においては、Ｄサイクルで翻訳命令であることおよび
第２のデータの第１のアドレスへの書込み処理であるこ
とが解析され、Ｒサイクルで書込アドレス・レジスタＷ
ＡＲの内容（ベース・レジスタＢＩの内容とディスプレ
イスメントＤＩを加算した値）が読出されてアドレス計
算用加算器３に入力され、Ａサイクルでアドレス計算さ
れ、ＢＩサイクルで計算されたアドレスが実効アドレス
・レジスタ４にセットされ、Ｂ２サイクルで実効アドレ
ス・レジスタ４の内容が書込アドレス・レジスタＷＡＲ
に移され、Ｐサイクルで優先選択が行われて結果レジス
タＲＲの講出しが選択され、Ｓサイクルで結果レジスタ
ＲＲの内容が書込データ・レジスタ６に移され、ＣＫサ
イクルで書込データ・レジスタ６の内容が実効アドレス
・レジス夕４で指定されるバッファ・メモリ５の記憶場
所に格納される。上記の第２のデ←夕の第１のアドレス
への書込み処理より２サイクル遅れて＃９サイクルで第
２のデータの読出し処理が行われる。この第２のデータ
の議出し処理は、引数レジスタ９の第１バイトに対応す
る関数バイト（第２のデータと同じ）を読出す処理であ
る。引数レジスタ９の第１バイトに対応する第２のデー
タの読出し処理より２サイクル遅れて＃１１サイクルで
第２のデータの第１のアドレスへの書込み処理が開始さ
れる。この処理は引数レジスタの第１バイトに対応する
関数バイトを、引数レジスタ９の第１バイトのデータが
格納されていた主メモリの記憶場所に書込む処理である
。＃１２サイクルで引数レジスタ９の第２バイトに対応
する第２のデータの議出し処理が開始され、＃１５サイ
クルで引数レジスタ９の第２バイトに対応する第２のデ
ータの第１のアドレスへの書込み処理が開始される。引
数レジスタ９の第２バイトに対応する第２のデータの第
１のアドレスへの書込み処理より２サイクル遅れて＃１
７サイクルで第１のデータの読出し処理が開始される。
この第１のデータの議出し処理においては、Ｄサイクル
で翻訳命令であることおよび第２回目の第１のデータの
読出し処理であることが解析され、Ｒサイクルで位置レ
ジスタＬＲの内容および定数“４”がアドレス計算用加
算器３の入力とされ、Ａサイクルでアドレス計算され、
ＢＩサイクルでアドレス計算の結果が実効アドレス・レ
ジスタ４にセットされ、Ｂ２サイクルで実効アドレス・
レジス夕４の内容が位置レジス夕ＬＲにセットされると
共にバッファ・メモリ５に対るリード・アクセスが行わ
れ、ＥＩサイクルでバッファ・メモリ５から読出された
４バイトの第１のデータがオペランド・データ・レジス
タ７および引数レジス夕９にセットされる。この第２回
目の第１のデータの読出し処理の開始より２サイクル遅
れて＃１９サイクルで引数レジスタ９の第３バイトに対
応する第２のデータの論出し処理が開始され、この第２
のデータの読出し処理の開始より２サイクル遅れて＃２
１サイクルで引数レジスタ９の第３バイトに対応する第
２のデータの第１のアドレスへの書込み処理が開始され
る。この第２のデータの第１のアドレスへの書込み処理
の開始より２サイクル遅れて＃２３サイクルで引数レジ
スタ９の第０バイトに対応する第２のデータの議出し処
理が開始される。以下、同様な処理がレングスＬで指定
された回数だけ実行される。第９図イ，口は第７図口，
ハの装置で翻訳命令を実行する場合における本発明によ
る処理の流れを示すものである。
。第１のデータの読出し処理においては、Ｄサイクルで
命令が翻訳命令であることおよび第１のデータの議出し
処理であることが解析され、Ｒサイクルでベース・レジ
スタＢＩおよびディスプレイスメントＤＩが謙出され、
Ａサイクルで第１オペランドのアドレスが計算され、Ｂ
Ｉサイクルで第１オペランドのアドレスが実効アドレス
・レジスタ４にセットされ、Ｂ２サイクルで実効アドレ
ス・レジスタ４の内容が書込アドレス・レジスタＷＡＲ
（図示せず）および位置レジス夕ＬＲに移されると共に
バッファ・メモリ５がアクセスされ、ＥＩサイクルでバ
ッファ・メモリ５から読出されたデータがオペランド・
データ・レジスタ７および引数レジスタ９に格納される
。＃３サイクルで第２のデータの読出し処理が開始され
る。第２のデータの読出し処理においては、最初のＤサ
イクルで翻訳命令であることおよび第２のデータの読出
し処理であることが解析されるが、第１のデータの読出
し処理と同期をとるため＃４サイクルおよび＃５サイク
ルもＤサイクル状態とされ、Ｒサイクルでべ−ス・レジ
スタＢ２とディスプレイスメントＤ２と引数レジスタ９
の第０バイトがアドレス計算用加算器３に入力され、Ａ
サイクルで第２のデータのアドレスが計算され、ＢＩサ
イクルで第２のデータのアドレスが実効アドレス・レジ
スタ４にセットされ、Ｂ２サイクルで実効アドレス・レ
ジスタ４の内容に従いバッファ・メモリ５の読出しが行
われ、ＥＩサイクルで謙出データがオペランド・データ
・レジスタ７にセットされ、Ｅ２サイクルで読出データ
が論理比較器ＬＵＣＫで処理されＣＫサイクルで読出デ
ータが結果レジスタＲＲにセットされる。第２のデータ
の第１のアドレスへの書込み処理は＃７サイクルから開
始される。第２のデータの第１のアドレスへの書込み処
理においては、Ｄサイクルで翻訳命令であることおよび
第２のデータの第１のアドレスへの書込み処理であるこ
とが解析され、Ｒサイクルで書込アドレス・レジスタＷ
ＡＲの内容（ベース・レジスタＢＩの内容とディスプレ
イスメントＤＩを加算した値）が読出されてアドレス計
算用加算器３に入力され、Ａサイクルでアドレス計算さ
れ、ＢＩサイクルで計算されたアドレスが実効アドレス
・レジスタ４にセットされ、Ｂ２サイクルで実効アドレ
ス・レジスタ４の内容が書込アドレス・レジスタＷＡＲ
に移され、Ｐサイクルで優先選択が行われて結果レジス
タＲＲの講出しが選択され、Ｓサイクルで結果レジスタ
ＲＲの内容が書込データ・レジスタ６に移され、ＣＫサ
イクルで書込データ・レジスタ６の内容が実効アドレス
・レジス夕４で指定されるバッファ・メモリ５の記憶場
所に格納される。上記の第２のデ←夕の第１のアドレス
への書込み処理より２サイクル遅れて＃９サイクルで第
２のデータの読出し処理が行われる。この第２のデータ
の議出し処理は、引数レジスタ９の第１バイトに対応す
る関数バイト（第２のデータと同じ）を読出す処理であ
る。引数レジスタ９の第１バイトに対応する第２のデー
タの読出し処理より２サイクル遅れて＃１１サイクルで
第２のデータの第１のアドレスへの書込み処理が開始さ
れる。この処理は引数レジスタの第１バイトに対応する
関数バイトを、引数レジスタ９の第１バイトのデータが
格納されていた主メモリの記憶場所に書込む処理である
。＃１２サイクルで引数レジスタ９の第２バイトに対応
する第２のデータの議出し処理が開始され、＃１５サイ
クルで引数レジスタ９の第２バイトに対応する第２のデ
ータの第１のアドレスへの書込み処理が開始される。引
数レジスタ９の第２バイトに対応する第２のデータの第
１のアドレスへの書込み処理より２サイクル遅れて＃１
７サイクルで第１のデータの読出し処理が開始される。
この第１のデータの議出し処理においては、Ｄサイクル
で翻訳命令であることおよび第２回目の第１のデータの
読出し処理であることが解析され、Ｒサイクルで位置レ
ジスタＬＲの内容および定数“４”がアドレス計算用加
算器３の入力とされ、Ａサイクルでアドレス計算され、
ＢＩサイクルでアドレス計算の結果が実効アドレス・レ
ジスタ４にセットされ、Ｂ２サイクルで実効アドレス・
レジス夕４の内容が位置レジス夕ＬＲにセットされると
共にバッファ・メモリ５に対るリード・アクセスが行わ
れ、ＥＩサイクルでバッファ・メモリ５から読出された
４バイトの第１のデータがオペランド・データ・レジス
タ７および引数レジス夕９にセットされる。この第２回
目の第１のデータの読出し処理の開始より２サイクル遅
れて＃１９サイクルで引数レジスタ９の第３バイトに対
応する第２のデータの論出し処理が開始され、この第２
のデータの読出し処理の開始より２サイクル遅れて＃２
１サイクルで引数レジスタ９の第３バイトに対応する第
２のデータの第１のアドレスへの書込み処理が開始され
る。この第２のデータの第１のアドレスへの書込み処理
の開始より２サイクル遅れて＃２３サイクルで引数レジ
スタ９の第０バイトに対応する第２のデータの議出し処
理が開始される。以下、同様な処理がレングスＬで指定
された回数だけ実行される。第９図イ，口は第７図口，
ハの装置で翻訳命令を実行する場合における本発明によ
る処理の流れを示すものである。
第９図における第１回目の第１のデータの議出し処理に
続いて行われる第２のデータの議出し処理においては、
２サイクルにわたってＤサイクルの状態とされているが
、第９図のものはこの点でのみ第８図のものと相違し、
その他の点では第８図のものと同じである。第１０図は
引数レジスタ９のゲートＧＯないしＧ３を制御するゲー
ト制御回路を示すものであり、第１１図はゲート制御回
路の動作を説明するためのタイムチャートである。
続いて行われる第２のデータの議出し処理においては、
２サイクルにわたってＤサイクルの状態とされているが
、第９図のものはこの点でのみ第８図のものと相違し、
その他の点では第８図のものと同じである。第１０図は
引数レジスタ９のゲートＧＯないしＧ３を制御するゲー
ト制御回路を示すものであり、第１１図はゲート制御回
路の動作を説明するためのタイムチャートである。
第１０図において１１なし、し１９はＯＲ回路、２０な
いし２７はＡＮＤ回路、２８と２９はセット１リセツト
１ラッチ、３０はラツチをそれぞれ示している。また、
信号ＣＩは第８図の第１のデータの議出し処理における
ＥＩサイクルの中間でオンとなり、信号Ｃ２は第８図の
第２のデータの講出し処理におけるＲサイクルでオソと
なる。次に第１０図の動作を第１１図を参照しつつ説明
する。
いし２７はＡＮＤ回路、２８と２９はセット１リセツト
１ラッチ、３０はラツチをそれぞれ示している。また、
信号ＣＩは第８図の第１のデータの議出し処理における
ＥＩサイクルの中間でオンとなり、信号Ｃ２は第８図の
第２のデータの講出し処理におけるＲサイクルでオソと
なる。次に第１０図の動作を第１１図を参照しつつ説明
する。
セット・リセツト・ラツチ２８と２９が共にリセット状
態にある場合には、信号ＣＮＴＯおよび信号ＣＮＴＩが
共にオフとなり、ＡＮＤ回路２３の出力信号がオン、そ
の他のＡＮＤ回路２４ないし２５の出力信号がオフとな
り、ゲートＧＯのみが開き、ゲートＧＩないしＧ３が閉
じる。信号ＣＩがオンとなると、ＯＲ回路１ １の肯定
出力がオン、否定出力がオフであるのでゲートＧ０，Ｇ
２，Ｇ３の状態は変化しないが、セット・リセット・ラ
ッチ２９はセットされる。第１のデータの議出し処理に
おけるＥＩサイクルと引数レジス夕の第０バイトに対応
する第２のデータの議出し処理のＲサイクルは同一サイ
クルであるので、信号ＣＩと同時に信号Ｃ２がオンとな
る。信号Ｃ２がオンとなると、引数レジスタ９の第０バ
イトが定数レジスタ１０に送られる。セット・リセット
・ラッチ２８がリセット状態、セット・リセット１ラッ
チ２９がセット状態では信号ＣＮＴＯがオフ、信号ＣＮ
ＴＩがオンとなり、ゲートＧＩのみが開、ゲートＧ０，
Ｇ２，Ｇ３が開となる。引数レジス夕９の第１バイトに
対応する第２のデー夕の論出し処理におけるＲサイクル
が開始されると、再び信号Ｃ２がオンとなり、引数レジ
スタ９の第１のバイトのデータが定数レジスタ１川こ送
られる。また、この状態の下で信号Ｃ２がオンとなると
、一方のセット・リセット・ラツチ２８がセット状態、
他方のセット・リセット・ラツチ２９はリセット状態と
なり、信号ＣＮＴＯがオン、信号ＣＮＴＩがオフとなる
。信号ＣＮＴＯがオン、信号ＣＮＴＩがオフになると、
ゲートＧ２が関、ゲートＧ０，ＧＩ，Ｇ３が閉となる。
引数レジス夕９の第２バイトに対応する第２のデータの
読出し処理におけるＲサイクルが開始されると、再び信
号Ｃ２がオンとなり、引数レジスタ９の第２バイトのデ
ータが定数レジスター０１こ送られる。セット・リセッ
ト・ラッチ２８がセット状態、セット・リセット・ラッ
チ２９かりセットの状態の下で信号Ｃ２がオンされると
、セット・リセツト・ラッチ２８の状態は変化せず、セ
ット・リセット・ラッチ２９はセット状態となり、信号
ＣＮＴＯと信号ＣＮＴＩは共にオンとなり、ゲートＧ３
のみが開き、他のゲートＧ０，ＧＩ，Ｇ２が閉となる。
引数レジスタ９の第３バイトに対応する第２のデータの
謙出し処理におけるＲサイクルが開始されると、信号Ｃ
２が再びオンとなり、引数レジスタ９の第３バイトのデ
ータが定数レジスター川こ送られる。この状態の下で、
即ち信号ＣＮＴＯおよび信号ＣＮＴＩがオンの状態の下
で信号Ｃ２がオンとなると、セット・リセット・ラツチ
２８と２９が共にリセット状態となり、信号ＣＮＴＯお
よびＣＮＴＩが共にオフとなる。この結果、ゲートＧＯ
のみが開き、ゲートＧＩ，Ｇ２，Ｇ３，が共に閉となる
。引数レジスタ９の第３バイトを定数レジスター０１こ
送った後、第２回目の第１データの議出し処理における
ＥＩサイクルが開始され、信号ＣＩがオソとなり、バッ
ファ・メモリ５から読出された４バイトの第１のデータ
が引数レジスタ９にセットされ、以下引数レジス夕９の
第０バイトに対応する第２のデータの議出し処理、引数
レジスタ９の第１バイトに対応する第２のデータの読出
し処理、引数レジスタ９の第２バィトに対応する第２の
データの論出し処理、引数レジスタの第３バイトに対応
する第２のデータの読出し処理が互にオバーラツプしな
がら順次に実行される。上述の説明においては翻訳命令
の実行を例にして本発明を説明したが、本発明は翻訳命
令のみならず翻訳テスト命令などを実行する場合にも適
用できるものである。
態にある場合には、信号ＣＮＴＯおよび信号ＣＮＴＩが
共にオフとなり、ＡＮＤ回路２３の出力信号がオン、そ
の他のＡＮＤ回路２４ないし２５の出力信号がオフとな
り、ゲートＧＯのみが開き、ゲートＧＩないしＧ３が閉
じる。信号ＣＩがオンとなると、ＯＲ回路１ １の肯定
出力がオン、否定出力がオフであるのでゲートＧ０，Ｇ
２，Ｇ３の状態は変化しないが、セット・リセット・ラ
ッチ２９はセットされる。第１のデータの議出し処理に
おけるＥＩサイクルと引数レジス夕の第０バイトに対応
する第２のデータの議出し処理のＲサイクルは同一サイ
クルであるので、信号ＣＩと同時に信号Ｃ２がオンとな
る。信号Ｃ２がオンとなると、引数レジスタ９の第０バ
イトが定数レジスタ１０に送られる。セット・リセット
・ラッチ２８がリセット状態、セット・リセット１ラッ
チ２９がセット状態では信号ＣＮＴＯがオフ、信号ＣＮ
ＴＩがオンとなり、ゲートＧＩのみが開、ゲートＧ０，
Ｇ２，Ｇ３が開となる。引数レジス夕９の第１バイトに
対応する第２のデー夕の論出し処理におけるＲサイクル
が開始されると、再び信号Ｃ２がオンとなり、引数レジ
スタ９の第１のバイトのデータが定数レジスタ１川こ送
られる。また、この状態の下で信号Ｃ２がオンとなると
、一方のセット・リセット・ラツチ２８がセット状態、
他方のセット・リセット・ラツチ２９はリセット状態と
なり、信号ＣＮＴＯがオン、信号ＣＮＴＩがオフとなる
。信号ＣＮＴＯがオン、信号ＣＮＴＩがオフになると、
ゲートＧ２が関、ゲートＧ０，ＧＩ，Ｇ３が閉となる。
引数レジス夕９の第２バイトに対応する第２のデータの
読出し処理におけるＲサイクルが開始されると、再び信
号Ｃ２がオンとなり、引数レジスタ９の第２バイトのデ
ータが定数レジスター０１こ送られる。セット・リセッ
ト・ラッチ２８がセット状態、セット・リセット・ラッ
チ２９かりセットの状態の下で信号Ｃ２がオンされると
、セット・リセツト・ラッチ２８の状態は変化せず、セ
ット・リセット・ラッチ２９はセット状態となり、信号
ＣＮＴＯと信号ＣＮＴＩは共にオンとなり、ゲートＧ３
のみが開き、他のゲートＧ０，ＧＩ，Ｇ２が閉となる。
引数レジスタ９の第３バイトに対応する第２のデータの
謙出し処理におけるＲサイクルが開始されると、信号Ｃ
２が再びオンとなり、引数レジスタ９の第３バイトのデ
ータが定数レジスター川こ送られる。この状態の下で、
即ち信号ＣＮＴＯおよび信号ＣＮＴＩがオンの状態の下
で信号Ｃ２がオンとなると、セット・リセット・ラツチ
２８と２９が共にリセット状態となり、信号ＣＮＴＯお
よびＣＮＴＩが共にオフとなる。この結果、ゲートＧＯ
のみが開き、ゲートＧＩ，Ｇ２，Ｇ３，が共に閉となる
。引数レジスタ９の第３バイトを定数レジスター０１こ
送った後、第２回目の第１データの議出し処理における
ＥＩサイクルが開始され、信号ＣＩがオソとなり、バッ
ファ・メモリ５から読出された４バイトの第１のデータ
が引数レジスタ９にセットされ、以下引数レジス夕９の
第０バイトに対応する第２のデータの議出し処理、引数
レジスタ９の第１バイトに対応する第２のデータの読出
し処理、引数レジスタ９の第２バィトに対応する第２の
データの論出し処理、引数レジスタの第３バイトに対応
する第２のデータの読出し処理が互にオバーラツプしな
がら順次に実行される。上述の説明においては翻訳命令
の実行を例にして本発明を説明したが、本発明は翻訳命
令のみならず翻訳テスト命令などを実行する場合にも適
用できるものである。
以上の説明から明らかなように、本発明によれば、第１
オペランドのバイト・データが第２オペランドで指定さ
れるテーブルの引数となる翻訳命令や翻訳テスト命令な
どを従釆方式より高速で処理することが出来る。
オペランドのバイト・データが第２オペランドで指定さ
れるテーブルの引数となる翻訳命令や翻訳テスト命令な
どを従釆方式より高速で処理することが出来る。
第１図は翻訳命令の形式を示す図、第２図は第１オペラ
ンドの各バイトのアドレスおよび引数データを示す図、
第３図は第２オペランドの各バイトのアドレスおよび定
数バイトを示す図、第４図は翻訳命令の実行結果の１例
を示す図、第５図は従来のデータ処理装置の概要を示す
図、第６図は従来の翻訳命令の実行シーケンスを示す図
、第７図は本発明のハードウェアの実施例を示す図、第
８図イ，口は第７図のハードウェアで翻訳命令を実行す
る場合における処理シーケンスを示す図、第９図イ，口
は第７図口又はハのハードウェアで翻訳命令を実行する
場合における処理シーケンスを示す図、第１０図は引数
レジスタのゲート制御回路の１例のブロック図、第１１
図は第１０図のゲート制御回路の動作を示すタイムチャ
ートである。 １……ベース・レジスタ、２……デイスプレイスメント
・レジスタ、３・・・・・・アドレス計算用加算器、４
・・・・・・実効アドレス・レジス夕、５・・・・・・
バッファ・メモリ、６・・・・・・書込データ・レジス
夕、７……オペランド・アドレス・レジスタ、８……演
算ユニット、９・・・・・・引数レジスタ、１０・…・
・定数レジスタ、１１…ないし１９……ＯＲ回路、２０
なし・し２７・・・・・・ＡＮＤ回路、２８と２９…・
・・セット・リセツト・ラツチ、３０……ラツチ。 オー図 次２図 次４図 次ょ図 次ら図（ィ） 次５図〔０） オ７図（ィ） 才７図（０） オク図（／、） 次８図（イ） 才・８図「ロ） 才？図（イ） が？図（口） 次う図 才′０図 外ｌｌ図
ンドの各バイトのアドレスおよび引数データを示す図、
第３図は第２オペランドの各バイトのアドレスおよび定
数バイトを示す図、第４図は翻訳命令の実行結果の１例
を示す図、第５図は従来のデータ処理装置の概要を示す
図、第６図は従来の翻訳命令の実行シーケンスを示す図
、第７図は本発明のハードウェアの実施例を示す図、第
８図イ，口は第７図のハードウェアで翻訳命令を実行す
る場合における処理シーケンスを示す図、第９図イ，口
は第７図口又はハのハードウェアで翻訳命令を実行する
場合における処理シーケンスを示す図、第１０図は引数
レジスタのゲート制御回路の１例のブロック図、第１１
図は第１０図のゲート制御回路の動作を示すタイムチャ
ートである。 １……ベース・レジスタ、２……デイスプレイスメント
・レジスタ、３・・・・・・アドレス計算用加算器、４
・・・・・・実効アドレス・レジス夕、５・・・・・・
バッファ・メモリ、６・・・・・・書込データ・レジス
夕、７……オペランド・アドレス・レジスタ、８……演
算ユニット、９・・・・・・引数レジスタ、１０・…・
・定数レジスタ、１１…ないし１９……ＯＲ回路、２０
なし・し２７・・・・・・ＡＮＤ回路、２８と２９…・
・・セット・リセツト・ラツチ、３０……ラツチ。 オー図 次２図 次４図 次ょ図 次ら図（ィ） 次５図〔０） オ７図（ィ） 才７図（０） オク図（／、） 次８図（イ） 才・８図「ロ） 才？図（イ） が？図（口） 次う図 才′０図 外ｌｌ図
Claims (1)
- １ メモリから読出されたｎバイトのデータを格納でき
ると共に格納されたｎバイトのデータをｍバイト（ｎ≧
ｍ）のアドレス計算用加算器へ送り得るようになつた一
時記憶手段を有するパイプライン制御方式のデータ処理
装置において、命令の第１オペランド部で指定されたメ
モリ上の第１のテーブルの各バイト・データが命令の第
２オペランドで指定されるメモリ上の第２のテーブルの
引数となる命令を実行するとき、上記一時記憶手段に格
納されたバイト・データを引数として上記第２のテーブ
ルから第２のデータを読出すための第２のデータの読出
し処理を、バイト・データの若いものから順番に実行し
、上記一時記憶手段に格納された最後のバイト・データ
に対応する第２のデータの読出し処理を開始する前に、
上記第１のテーブルからｎバイトのデータを読出して上
記一時記憶手段に格納するための第１のデータの読出し
処理を開始することを特徴とする命令制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16784680A JPS6032209B2 (ja) | 1980-11-28 | 1980-11-28 | 命令制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16784680A JPS6032209B2 (ja) | 1980-11-28 | 1980-11-28 | 命令制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5790762A JPS5790762A (en) | 1982-06-05 |
| JPS6032209B2 true JPS6032209B2 (ja) | 1985-07-26 |
Family
ID=15857164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16784680A Expired JPS6032209B2 (ja) | 1980-11-28 | 1980-11-28 | 命令制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6032209B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60140435A (ja) * | 1983-12-28 | 1985-07-25 | Hitachi Ltd | 命令処理装置 |
| JPS62256135A (ja) * | 1986-04-30 | 1987-11-07 | Fujitsu Ltd | 翻訳テスト命令処理方式 |
| US4760956A (en) * | 1986-07-14 | 1988-08-02 | Glas-Craft, Inc. | Internal mix plural component system |
| US5294052A (en) * | 1986-07-14 | 1994-03-15 | Glas-Craft, Inc. | Fluid dispensing system |
| US4967956A (en) * | 1987-07-31 | 1990-11-06 | Glas-Craft, Inc. | Multi-component spraying system |
| US4824017A (en) * | 1986-07-14 | 1989-04-25 | Glas-Craft, Inc. | External mix spraying system |
| US5178326A (en) * | 1986-07-14 | 1993-01-12 | Glas-Craft, Inc. | Industrial spraying system |
| JP2769962B2 (ja) * | 1993-04-21 | 1998-06-25 | アロイ工器株式会社 | 塗装に適する空気添加型噴霧装置 |
-
1980
- 1980-11-28 JP JP16784680A patent/JPS6032209B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5790762A (en) | 1982-06-05 |
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