JPS6032280B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6032280B2 JPS6032280B2 JP53147669A JP14766978A JPS6032280B2 JP S6032280 B2 JPS6032280 B2 JP S6032280B2 JP 53147669 A JP53147669 A JP 53147669A JP 14766978 A JP14766978 A JP 14766978A JP S6032280 B2 JPS6032280 B2 JP S6032280B2
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- memory device
- voltage
- precharged
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は半導体記憶装置、特にＳＯＳ（Ｓｉｌｉｃｏｎ
ｏｎＳａｐｈｉｒｅ）構造のＭＯＳトランジスタを用い
た同期型のスタティックメモリ装置に関する。
ｏｎＳａｐｈｉｒｅ）構造のＭＯＳトランジスタを用い
た同期型のスタティックメモリ装置に関する。
メモリセルをフリップフロップで構成するスタティック
型のメモリ装置は第１図に示す如き構成を有する。同図
において、ＭＣは１ビットのメモリセルであり、本例で
はｐチャンネルＭＯＳＦＥＴＱ，およびｎチャンネルＭ
ＯＳＦＥＴＱ２からなるＣ一ＭＯＳ，とｐチヤンネルＭ
ＯＳＦＥＴＱ３およびｎチャンネルＭＯＳＦＥＴＱ４と
からなるＣ−ＭＯＳ２を交叉接続してフリップフロップ
が構成されている。
型のメモリ装置は第１図に示す如き構成を有する。同図
において、ＭＣは１ビットのメモリセルであり、本例で
はｐチャンネルＭＯＳＦＥＴＱ，およびｎチャンネルＭ
ＯＳＦＥＴＱ２からなるＣ一ＭＯＳ，とｐチヤンネルＭ
ＯＳＦＥＴＱ３およびｎチャンネルＭＯＳＦＥＴＱ４と
からなるＣ−ＭＯＳ２を交叉接続してフリップフロップ
が構成されている。
このメモリセルＭＣはゲート回路となるｎチャンネルＭ
ＯＳＦＥＴＱ５，Ｑ６を介してビットラインＢ，，Ｂに
接続されている。このＦＥＴＱ５，砿はローデコーダか
らの信号ＲＤによりオンオフ制御される。ビットライン
Ｂ，Ｂ２はコラムデコーダからの信号ＣＤを受けるｎチ
ャンネルＭＯＳＦＥＴＱ７，Ｑで選択され、出力増幅器
Ａ，，んへ接続される。かかる構成のメモリ装置ではメ
モリセルＭＣの説出しに先立ちＢ，，Ｂ２を予め一定電
位にプリチャージする。
ＯＳＦＥＴＱ５，Ｑ６を介してビットラインＢ，，Ｂに
接続されている。このＦＥＴＱ５，砿はローデコーダか
らの信号ＲＤによりオンオフ制御される。ビットライン
Ｂ，Ｂ２はコラムデコーダからの信号ＣＤを受けるｎチ
ャンネルＭＯＳＦＥＴＱ７，Ｑで選択され、出力増幅器
Ａ，，んへ接続される。かかる構成のメモリ装置ではメ
モリセルＭＣの説出しに先立ちＢ，，Ｂ２を予め一定電
位にプリチャージする。
第１図の例ではプリチャージ用のＦＥＴＱ〜Ｑ位をチッ
プイネーブル信号の反転信号ＣＥのＨレベルでオン状態
にして、ＦＥＴＱ７，Ｑ８で分割されるビットラインＢ
，Ｂ２の各部を電源Ｖｃｃでプリチヤージする。プリチ
ャージされたビットラインの電圧Ｖｂは、電源電圧をＶ
ｑ、ＦＥＴＱ９〜Ｑ，２のスレツシュホールド電圧をＶ
ＴＨとしてＶｂ＝Ｖｃｃ一ＶＴＨとなるが、この電圧Ｖ
ＴＨは、ＦＥＴのソースに対する基板バイアス電圧（サ
ブストレート・バイアス電圧）Ｖｓｕｂの関係であり、
ＶＴＨ（Ｖ柵）で表わされる。
プイネーブル信号の反転信号ＣＥのＨレベルでオン状態
にして、ＦＥＴＱ７，Ｑ８で分割されるビットラインＢ
，Ｂ２の各部を電源Ｖｃｃでプリチヤージする。プリチ
ャージされたビットラインの電圧Ｖｂは、電源電圧をＶ
ｑ、ＦＥＴＱ９〜Ｑ，２のスレツシュホールド電圧をＶ
ＴＨとしてＶｂ＝Ｖｃｃ一ＶＴＨとなるが、この電圧Ｖ
ＴＨは、ＦＥＴのソースに対する基板バイアス電圧（サ
ブストレート・バイアス電圧）Ｖｓｕｂの関係であり、
ＶＴＨ（Ｖ柵）で表わされる。
ＦＥＴＱ〜Ｑ，．の基板は通常グランドに接続されるの
で、サブストレートバイアス電圧Ｖｓｕｂはビットライ
ン電圧Ｖｂに等しい。電圧ＶｂはＥＴＱ９〜Ｑ，．のソ
ース電位Ｖｓでもある。つまりＶｂ＝ＶＳニＶＣＣ−Ｖ
ＴＨ（ＶＳｕｂ） …‘・｝となる。数値例を挙げ
ると、基板濃度１．４×１び６ｃｍ‐３ゲート酸化榛厚
７３０ＡでＶＴＨ（Ｖｓｕｂ＝０）で０．９５Ｖである
が、基板をグラウンドしてＶｓｕｂ＝ＶｓとするとＶＴ
Ｈが増大しＶｃｃ＝４．４ＶでビットラインＢ，Ｂ２は
約２Ｖとなる。即ちこの場合のＶＴＨは約２．４Ｖとな
り、ビットラインは電源電圧の半分よりやや低目にプリ
チャージされることになる。 ・以上
は通常のバルク構造の、半導体層（基板またはその上に
積んだヱピタキシャル層）が充分に厚いトランジスタを
用いた場合であるが、これらをＳＯＳ−ＭＯＳＦＥＴで
構成した場合には、ゲート酸化模下の半導体層が薄いの
で闘値電圧では該半導体層が全て空乏層化されるので、
ＶＴＨがＶｓｕｂで変化しなくなる。
で、サブストレートバイアス電圧Ｖｓｕｂはビットライ
ン電圧Ｖｂに等しい。電圧ＶｂはＥＴＱ９〜Ｑ，．のソ
ース電位Ｖｓでもある。つまりＶｂ＝ＶＳニＶＣＣ−Ｖ
ＴＨ（ＶＳｕｂ） …‘・｝となる。数値例を挙げ
ると、基板濃度１．４×１び６ｃｍ‐３ゲート酸化榛厚
７３０ＡでＶＴＨ（Ｖｓｕｂ＝０）で０．９５Ｖである
が、基板をグラウンドしてＶｓｕｂ＝ＶｓとするとＶＴ
Ｈが増大しＶｃｃ＝４．４ＶでビットラインＢ，Ｂ２は
約２Ｖとなる。即ちこの場合のＶＴＨは約２．４Ｖとな
り、ビットラインは電源電圧の半分よりやや低目にプリ
チャージされることになる。 ・以上
は通常のバルク構造の、半導体層（基板またはその上に
積んだヱピタキシャル層）が充分に厚いトランジスタを
用いた場合であるが、これらをＳＯＳ−ＭＯＳＦＥＴで
構成した場合には、ゲート酸化模下の半導体層が薄いの
で闘値電圧では該半導体層が全て空乏層化されるので、
ＶＴＨがＶｓｕｂで変化しなくなる。
このため、ＳＯＳ−ＭＯＳＦＥＴ使用の場合には前記と
同一条件でビットラインＢ，＆をプリチャージすると、
ビットライン電圧ＶｂはＶｂニＶＣＣ−ＶＴＨ（ＶＳｕ
ｂコ。
同一条件でビットラインＢ，＆をプリチャージすると、
ビットライン電圧ＶｂはＶｂニＶＣＣ−ＶＴＨ（ＶＳｕ
ｂコ。
）＝３．４５Ｖ
となる。
一般にＲＡＭ（ランダムアクセスメモリ）のアクセスタ
イムは、ビットラインＢ，Ｂ２のレベルがメモリセルＭ
Ｃの記憶状態に応じて“Ｌ”レベル、“Ｈ”レベルのい
ずれかに変化するまでのどちらか長い方の時間で規定さ
れるので、本例のように“Ｈ”＝４．４Ｖ、“Ｌ”＝０
．４Ｖとする場合にプリチャージされたビットライン電
圧Ｖｂが３．４５Ｖであると、メモリセルＭＣが“Ｌ”
の状態にある時の読み出し時間が長くなり、結局アクセ
スタイムが悪化する。このようなメモリではビットライ
ンＶｂはＨレベルとＬレベルの中間値もしくはややＬレ
ベル側へ若千偏崎して設定されることが、アクセスタイ
ム僅小化の上で好ましい。本発明は上記した点に鑑みな
されたもので、ＳＯＳ構造のＭＯＳトランジスタで形成
された同期型のスタティックメモリ装置において、チッ
プィネーブル信号の反転信号でオンとなる複数個の前記
トランジスタの直列接続回路を介してビットラインをプ
リチャージ電源に接続して、アクセスタイムを改善した
半導体記憶装置を提供するものである。以下、第２図を
参照して本発明の一実施例を説明する。
イムは、ビットラインＢ，Ｂ２のレベルがメモリセルＭ
Ｃの記憶状態に応じて“Ｌ”レベル、“Ｈ”レベルのい
ずれかに変化するまでのどちらか長い方の時間で規定さ
れるので、本例のように“Ｈ”＝４．４Ｖ、“Ｌ”＝０
．４Ｖとする場合にプリチャージされたビットライン電
圧Ｖｂが３．４５Ｖであると、メモリセルＭＣが“Ｌ”
の状態にある時の読み出し時間が長くなり、結局アクセ
スタイムが悪化する。このようなメモリではビットライ
ンＶｂはＨレベルとＬレベルの中間値もしくはややＬレ
ベル側へ若千偏崎して設定されることが、アクセスタイ
ム僅小化の上で好ましい。本発明は上記した点に鑑みな
されたもので、ＳＯＳ構造のＭＯＳトランジスタで形成
された同期型のスタティックメモリ装置において、チッ
プィネーブル信号の反転信号でオンとなる複数個の前記
トランジスタの直列接続回路を介してビットラインをプ
リチャージ電源に接続して、アクセスタイムを改善した
半導体記憶装置を提供するものである。以下、第２図を
参照して本発明の一実施例を説明する。
この実施例が第１図と異なる主な点は、ＭＯＳＦＥＴＱ
９〜Ｑ，２と電源との間にそれぞれｎチャンネルＭＯＳ
ＦＥＴＱ９〜Ｑ．２を直列に接続した点である。これら
のＦＥＴＱ９〜Ｑ′，２もＱ９〜Ｑ，２と同時にチップ
ィネーブル信号の反転信号ＣＥでオンオフ制御される。
なお本例における全てのＦＥＴはＳＯＳ機造を有してい
る。ＦＥＴＱ′９はＦＥＴＱ９と同等のＶ…を有するの
で、信号ＣＥにより同時にオンとなるこれらのＦＥＴＱ
，Ｑ′９対を通しての電源ＶＱによるビットラインＢ，
のプリチャージ電位ＶｂはＶｂニＶＣＣ−２・ＶＴＨ（
ＶＳｕｂニ。
９〜Ｑ，２と電源との間にそれぞれｎチャンネルＭＯＳ
ＦＥＴＱ９〜Ｑ．２を直列に接続した点である。これら
のＦＥＴＱ９〜Ｑ′，２もＱ９〜Ｑ，２と同時にチップ
ィネーブル信号の反転信号ＣＥでオンオフ制御される。
なお本例における全てのＦＥＴはＳＯＳ機造を有してい
る。ＦＥＴＱ′９はＦＥＴＱ９と同等のＶ…を有するの
で、信号ＣＥにより同時にオンとなるこれらのＦＥＴＱ
，Ｑ′９対を通しての電源ＶＱによるビットラインＢ，
のプリチャージ電位ＶｂはＶｂニＶＣＣ−２・ＶＴＨ（
ＶＳｕｂニ。
）＝２．５Ｖとなる。この値は“Ｈ”＝４．４“Ｌ”＝
０．４の中間値２．０に近いので、ビットラインＢ，（
Ｑ７までの部分）はアクセスタイム億小化の上で好まし
い電圧にプリチャージされることになる。このことは、
ＦＥＴＱ，ｏ，Ｑ′，。対、ＦＥＴＱ，．，Ｑ′，．対
、ＦＥＴＱ，２，Ｑ′，２対についても同機であり、ビ
ットラインＢの残部およびビットラインＢ５の全ては同
時に２．５Ｖにプリチャージされる。尚、実施例では２
段値列構成としたＳＯＳ−ＭＯＳＦＥＴでビットライン
をプリチャージする場合を例示したが、ＭＯＳＦＥＴ単
体のＶＴＨの値並びに電源電圧Ｖ功の値等を考慮して、
３段以上のＳＯＳ−ＭＯＳＦＥＴを直列に接続してプリ
チャージする場合も考えられる。以上述べた本発明の半
導体記憶装置であれば、ＳＯＳ−ＭＯＳＦＥＴで同期型
のスタティックメモリ装置を構成する場合に、メモリセ
ルの情報伝達経路となるビットライン（またはデイジツ
トラィン）を最適値にブリチャージしてアクセスタイム
を向上させることができる。
０．４の中間値２．０に近いので、ビットラインＢ，（
Ｑ７までの部分）はアクセスタイム億小化の上で好まし
い電圧にプリチャージされることになる。このことは、
ＦＥＴＱ，ｏ，Ｑ′，。対、ＦＥＴＱ，．，Ｑ′，．対
、ＦＥＴＱ，２，Ｑ′，２対についても同機であり、ビ
ットラインＢの残部およびビットラインＢ５の全ては同
時に２．５Ｖにプリチャージされる。尚、実施例では２
段値列構成としたＳＯＳ−ＭＯＳＦＥＴでビットライン
をプリチャージする場合を例示したが、ＭＯＳＦＥＴ単
体のＶＴＨの値並びに電源電圧Ｖ功の値等を考慮して、
３段以上のＳＯＳ−ＭＯＳＦＥＴを直列に接続してプリ
チャージする場合も考えられる。以上述べた本発明の半
導体記憶装置であれば、ＳＯＳ−ＭＯＳＦＥＴで同期型
のスタティックメモリ装置を構成する場合に、メモリセ
ルの情報伝達経路となるビットライン（またはデイジツ
トラィン）を最適値にブリチャージしてアクセスタイム
を向上させることができる。
第１図は従来の同期型スタティックメモリ装置を示す回
路図、第２図は本発明の一実施例を示す回路図である。 ＭＣ……メモリセル、Ｂ，．Ｂ２…・・・ビットライン
、Ｑ〜Ｑ，２，Ｑも〜Ｑ′，２……プリチヤージ用ＭＯ
ＳＦＥＴ。第１図 第２図
路図、第２図は本発明の一実施例を示す回路図である。 ＭＣ……メモリセル、Ｂ，．Ｂ２…・・・ビットライン
、Ｑ〜Ｑ，２，Ｑも〜Ｑ′，２……プリチヤージ用ＭＯ
ＳＦＥＴ。第１図 第２図
Claims (1)
- １ ＳＯＳ構造のＭＯＳトランジスタで形成された同期
型のスタテイツクメモ装置において、チツプイネーブル
信号の反転信号でオンとなる福数個の前記トランジスタ
の直列接続回路を介してビツトラインをプリチヤージ電
源に接続してなることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53147669A JPS6032280B2 (ja) | 1978-11-29 | 1978-11-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53147669A JPS6032280B2 (ja) | 1978-11-29 | 1978-11-29 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5573990A JPS5573990A (en) | 1980-06-04 |
| JPS6032280B2 true JPS6032280B2 (ja) | 1985-07-26 |
Family
ID=15435586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53147669A Expired JPS6032280B2 (ja) | 1978-11-29 | 1978-11-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6032280B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59124083A (ja) * | 1982-12-29 | 1984-07-18 | Seiko Epson Corp | 集積記憶回路 |
-
1978
- 1978-11-29 JP JP53147669A patent/JPS6032280B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5573990A (en) | 1980-06-04 |
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