JPS6032363A - 不揮発性半導体記憶装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は不揮発性半導体記憶装置の製造方法に関し、特
に浮遊ゲート全有するＭＩＳ電界効果トランジスタから
なる電気的書き込みならびに消去可能な不揮発性半導体
記憶装置の製造方法に関する。

電気的書き込みならびに消去可能な不揮発性半導体記憶
装置は主としてＲＯＭ（Ｉｔ・ｅａｄ　（ＪｎｌｙＭｅ
ｍｏｒｙ）として用いられ、′−：気的書き込み消去が
可能な動作機構からＥＥＰＲＯＭ（Ｅｌ　ｅ　ｃ　ｔ　
ｒ　ｉ　ｅ　ａ　１Ｅｒａｓａｂｌｅ　ＲＵＭ）　と称
せられる。現在良く知られて込るＥＥＰＲＵＭの１つに
浮遊ゲートに電荷を蓄積する浮遊ゲート型がある。書き
込み、消去は浮遊ゲートに電荷を注入注出することによ
りなされる。電荷の注入注出方法はＦｏｗｌｅｒ　Ｎａ
ｒｄ　−ｈｅｉｍ　Ｔｕｎｎｅｌｉｎｇ　による電子注
入、電子注出。

アバランシェブレークダウン？利用する正孔注入または
電子注入、チャネル内の高電界を利用するチャネルホッ
トエレクトロン注入等の方法が考えられ、そのうちいく
つかの組合せが発表されている。不発明はそのうちＦｏ
ｗｌｅｒ　ＮｏｒｄｈｅｉｍＴｕｎｎｅｌｉｎｇ　によ
る電子注入電子注出により書き込み消去を行なうＥＥＦ
ＲＯＭに関し、安定した動作特性と、集積度を高める製
造方法を提供するものである。

第１図にＦｏｗｌｅｒ　Ｎｏｒｄｈｅｉｍ　Ｔｕｎｎｅ
ｌｉｎｇによる電子社入注出法を用いるＥ２ＦＲＯＭメ
モリトランジスタの断面構造を示す。１はＰ型半導体基
板、２，３はそれぞれソース、ドレイン、４゜７はそれ
ぞれ第１ゲート酸化膜、第３ゲート敏化膜、８はコント
ロールゲート電極、６は浮遊ゲートで薄い第２ゲート酸
化膜５全ブｒして電子が注入注出される。各電極は第２
図に示す容量結合する。

Ｃ３は浮遊ゲートーコントロールゲー）４ＪＪ容ｊＬＣ
ｏは浮遊ゲート−ドレイン間の薄い第２ゲート敵化膜部
の容量、Ｃ！は７０一テイングゲートー半導体基板間容
量＊　ＣＦ　８．　ＣＦ　Ｄ　はそれぞれ浮遊ゲート−
ソース間浮遊ゲートードレイン間のオーバーラツプ容量
である・ 書き込み動作はコントロールゲート、ソース半導体基板
全接地しドレインに正の高電圧（例えば約２０■）全印
加することにＪ：り前述した容量結合から薄い第２ゲー
ト叡化膜に電界を集中させ。

１ｉ”ｏｗｌｅｒ、　Ｎｏｒｄｈｅｉｒｎ　ｔｕｎｎｅ
ｌｉｇにより電子が浮遊ゲートからドレインに注出され
ることによってなされる。電子の注出は結果的に浮遊ゲ
ートに正の電荷を生じ、メモリトランジスタのしきい値
電圧は低下し、いわゆるデプレッション動作する。

消去動作はドレイン、ソース、半導体基板を接地し、コ
ントロールゲートに正の高電圧（例えば約２０Ｖ　）　
ｔ：印加することにより、容量結合から薄い第２ゲート
酸化膜に電界全集中させる。この場合電界の同きは書き
込み動作と逆方向で電子はドレインから７０−ティング
ゲートに注入される。

その結果浮遊ゲートに負の電荷を生じメモリトランジス
タのしきい値電圧は高くなる。畳き込み１δ報の抗み出
しは読み出し時のコントロールゲート電圧を適当にえら
ぶことにメモリトランジスタのＯＮ、　（１’Ｆを判断
することにエフなされる・第３図は従来のｎ−ｃｈメモ
リトランジスタ平面図の１例全示し、以下第４図の各断
面図に従い製造プロセスを説明する。Ｐ塁半纏体基板１
４上に選択的に絶縁分離用フィールド酸化膜１５を形成
する（第４図−ａ）。次に例えばＮｓのイオン注入法に
より選択的にソース１６．　ドレイン１７を形成する（
第４図−ｂ）。仄に約８００Ａの第１（１）ゲート酸化
膜１８を熱酸化法により形成する（第４図−Ｃ）。次に
ｌ）　Ｒ工程により、ドレイン１７上の一部の第１ゲー
ト酸化膜ＩＥＩエツチング除去し、ドレインの半導体面
金語用させ、フォトレジストを除去したのち該部位に約
１５０にの薄い第２のゲート敵化膜１９ケ熱酸化法によ
り形成する。

このとき第１のゲート［化膜１８り膜厚も増加するが増
加分は６０Ａ以下である。次にｎｉにドープされた第１
の多結晶ノリコン膜全形成し、パターンニング會はとこ
し第１のゲート電極２０を形成する。このとき、第１の
ゲート電極は薄い第２のグー１１化膜１９を完全におお
う如くソースドレイン間第１のゲート酸化膜上から延在
している（第４図ｄ）、仄に熱酸化法により第１のゲー
ト電極２０上に約８００Ａの第３のゲートば化膜２１　
・形成し次にｎ型にドーグされた第２の多結晶シリコン
膜を形成、パターンニングし第３のゲー［１２化膜上に
第２のゲート電極２２全形成する（第４図ｅ）。

かかる製造プロセスにより形成さｊｔたメモリトランジ
スタは以下に述べる特性上の不安定要素が太きいという
欠点があった。

メモリトランジスタの蕾き込み消去特性は前述した様に
薄い第３のゲートば化膜に効率よく安定に電界を集中す
ることにょ力電荷の移動が速く安定した特性が得られる
。曹き込み動作は浮遊ゲート中の電荷Ｑアが負の状態か
ら電子を注出し。１を正の状態にし、消去動作は逆に。

Ｐか正の状態から浮遊ゲートに電子全注入して。Ｆｔ負
の状態にする。書き込んだ状態と消去した状態との遷移
状態であるＱＦが零近傍で薄騒第２ゲート咳化膜にかか
る電界は畳き込み時には Ｅｗ＝　１　、（Ｃ３＋Ｃ１＋Ｃ３）−ＶＤｔ２　Ｃ３
＋ｃ、。Ｃ１＋　Ｃｐ　Ｂ　＋　ｃｐ　Ｂ°川−（１）
で表わされる。ここでｔ２は薄い第２のゲート酸化膜、
■つはドレインに印加する正の高電位である。消去時に
薄い第２のゲートば化膜にかかる電界ＥＢは Ｅ、＝−１，Ｃ３°ＶｃＧ−・・＝　（２）ｔ２　Ｃ３
＋Ｃ，＋（，１＋ＣＦ　Ｄ　＋ＣＰ　Ｂで表わされ％　
ｖＣＧはコントロールゲートに印１１］する正の電圧位
である。書き込み、消去速度を速めるにはＥｗ、Ｅｇｋ
大きくすること移動する電子量をふやすことで実現でき
、書き込み、消去特性の安定性はＥｗ、Ｅｌのバラツキ
をおさえることで実現できる。

（１）（２）式において０２は で表わされる”　’　”Ｏａ　ＥＯＸ　＃　Ｓ２はそれ
ぞれ真空の誘電率、酸化膜の比誘電率、範い第２ゲート
酸化膜部の面積を表わす、Ｓ２が太きいと０２が大きく
なりＥＷ、ＢＹ、ともに小さくなり書き込み消去特性上
その速度が遅くなり不利となる。したがってＳｚ’ｅ小
さくすることが重要となる。しかしながら第２のゲート
酸化膜は他のゲートｅ化膜が概略８００Ａに対し概略１
５０Ａと非常に薄いためｂ＆２の製造バラツキによるＣ
２の変動が太きく、シかもＳ２が小さいほどその変動は
大きくなる。また（１）（２）式においてｂ　ＣＦＩ）
が大きいほどＥ、　Ｅ、は小さくなり書き込み消去特性
上不利となる。

第３図、第４図に示した従来例では８２を１回のＰＲ，
工程で決定するが小さな面積の矩形をあけるＰＲ工程で
は露光条件、フォトレジストの塗布膜厚条件等の変動に
対し敏感でおり面積の変動が太き込、またＰＲ工程のマ
スク製造においても矩形のカドは丸みをもってしまう様
にバラつくことはさけに＜〈、矩形の面積が小さいほど
面積のバラつきは大きくなってしまう。したがって８２
の変動が大きく書き込み、消去特性の変動が大きい欠点
を有していた。また８２部まゎりの目ズレマージンのた
め＆　ＣＦＤ　が大きくならざる奮えず書き込み消去特
性上不利である。

第５図に第２の従来例の平面図を示し、第６図にプロセ
ス７０−に従った断面図を示す・Ｐ型半導体基板２７主
表面上に、第５図２３のパターンを用いて選択的に絶縁
分離用フィールド酸化膜２８を形成する（第６図ａ）。

次に第５図２４のパターンを用いてｎ　領域２９全形成
し第１のゲートは化膜３０を形成する（第６図ｂ）６次
に第５図２４のパターン全相いて第１のゲート酸化膜３
０を選択的に除去し概略１５０λの薄い第２のゲート酸
化膜３１を形成し、ｎ型にドープされた第１の多結晶シ
リコン膜を形成し、第５図２５のパターン用いて第１の
ゲート電極３２を形成する（第６図Ｃ）。次に第１のゲ
ート電極全おおう第３のゲートル化膜３３を形成し、ｎ
型にドープされた第２の多結晶シリコン膜を形成する（
第６図ｄ）。

次に第５図２６のパターンを用いて、第２のゲート電極
３４のパターンユングを行ない続けて第３のゲート１液
化膜　１４１のゲート電極全組２のゲート電極にセルフ
ァラインにエツチング除去する。

次にソース３６及びドレイン領域３５を第２のゲート電
極にセル７７ンインに形成し、このとき薄い第２のゲー
ト咳化膜化のｎ＋領域２９はトルイン　。

領域３５に接続される（第６図ｅ）、最終的に形成され
た第１のゲート電極３２の形状は第５図で２５と２６の
オーバーラツプしたパターンである。

この従来例（ｆよ第１の従来例にあったＳ２のバラツキ
に対しフィールド敵化膜間隔と第１のゲート電極中とで
整合させてＳｚ’に決定させているため矩形のカド落ち
等の問題がなく、十分に小さなＳ２でも安定に製造でき
バラツキも小さくできる。またソースドレインは、第２
のゲート電極に対してセル７アラインに形成されるため
、ｃＦＤ　は十分に小さくできる。しかしながらこの従
来例には以下に述べる大きな欠点がある。

（１１，（２１式においてＣ３が大きいほどＥ−Ｅ　が
Ｗ、　Ｗ 大きくなジ書き込み消去特性上有利となる。また製造上
層もバラつきの大きいＣ２の変動に対し。

Ｃ３が大きい程Ｅ、ＥＢの変動は小さくおさえることが
できる。したがって０３は大きいほど有利となる。Ｃ３
は で表わされる。ｔ３はｍ３ｖゲート酸化膜厚。

Ｓａは第１のゲート電極と第２のゲート電極が対口する
面積であるａ　ｔ３は絶縁特性上薄膜化には限度があＬ
　！た。ｆｅとｔ、てｌＰＲ（ＪＭ　Ｘｔ−構成する場
合、第３のゲート絶縁膜は周辺トランジスタのゲート絶
縁膜全構成するため薄膜化には限度がある。したがって
、０３を大きくするためにはＳａ　’ｆｒ大きくしなけ
ればならない。しかしながら８ｓ’に大きくすることは
メモリセルサイズを太きくしてしまい筒集積、大メモリ
谷量化に適さない。

第５図に示す様に本従来例においてはＳ２が浮遊ゲート
とドレインのセル７アライン構造のためＳ２は棒状にパ
ターンニングしなければならず、さらに、ソースドレイ
ンが第２のゲート電極に対しセルフラインでしかもドレ
インに８２を形成するために棒状の部分音つけなければ
ならずメモリセル面積中Ｓ３としてしめる割合が小さく
ならざるわ得ず所望の書き込み消去特性を得るＣ２　ｋ
実現するためには、セルサイズが大きくなってしまう。

さらにｂ　ＳＺ下の１１＋領域全ソースドレインとは別
に形成しなければならないため、製造プロセスが繁雑と
なる欠点があった。

不発明は以上述べた第１．第２の従来例の欠点を除き、
高速かつ安定した書き込み消去特性を与え、しかも高集
積、大メモリ容量化に適するメモリトランジスタの製造
方法全提供するものである。

不発明の特徴は、−４電盤半導体基板主平面上に選択的
に絶縁分離用フィールド絶縁膜全形成する工程と、前記
半導体基板主平面近傍に該半導体基板と逆導電型のドレ
イン領域及びソース領域全形成する工程と、前記フィー
ルド絶縁膜におおわれていない前記半導体基板上に第１
のゲート絶縁膜を形成する工程と、前記ドレイン領域の
一部の領域で、相下行する２辺の距Ａｌｌ力Ｓ前記ンイ
ールド絶縁膜の間隔によって決定され、かつ他の相平行
する２辺の距離が前記工程に順するフォトレジスト工程
の７オトレジストの間隔によって決定される矩形領域の
前記第比ゲート絶縁膜全除去する工程とお前記矩形領域
に薄い第２のゲート絶縁膜全形成する工程と、前記ドレ
イン領域とソース領域間のチャネル領域を第１のゲート
絶縁膜を弁しておおい、かつすぐなくとも前記矩形領域
を前記薄い第２のゲート絶縁膜を介しておおう如く、ド
レイン領域に延在した第１のゲート電極を形成する工程
と、該第１のゲート電極に第３のゲート絶縁膜全成長４
覆させる工程と、前記第１のゲート電極を前記第３のゲ
ート絶縁膜を介しておおう如く、弗２のゲート電極全形
成する工程とを含有する不揮発性半導体記憶装置の製造
方法にある句第７図は本発明によるメモリトランジスタ
の平面構造を示す図であり第８図は製造プロセスに従っ
た断面図である。以下、第７図、第８図を用いて不発明
の詳細な説明する。

Ｐ型半導体基板４２の土平面上に第７図３７のパターン
を川すて絶縁分離用フィールド酸化膜４３を形成する（
、３８図ａ）０次に第７図３８のパターンを用−てチャ
ネルとなる部分音マスクし、Ａ。

全イオン注入することにょクンース４５．ドレイン４４
を形成したのち概略８ｏｏλの第１のゲート酸１じ膜４
６を形成する（第８図ｂ）。次に′ＩＡ７図３９のパタ
ーンによりＰＲ，工程全施こしドレイン４４（１り第１
ノグー　）［化膜４６の−ｉｔエツｆ７グ除去する。こ
のときドレインのｎ型半導体面が露出した面積は、第７
図３７のパターンのフィールド敵化膜の間隔と、第７図
３９のパターンのフォトレジスト間隔で整合される。フ
ォトレジスト全除去したのちドレインのｎｍ半導体が露
出した部位に一概略１５０λの酸化膜が成長する様に熱
峻化全はどこす。このとき２第１のゲー）［化膜厚の増
加は６０Ａ以下である。次にｎ型にドープされた多結晶
シリコン膜を形成し、第７図４０のパターンにパターン
ニングし、第１のゲート電極を形成する（第８図Ｃ）。

次に熱酸化法により、第３のゲー）［化膜４９を形成し
、ｎ型にドープされた第２の多結晶シリコン膜５０を形
成する（第８図ｄ　）。次に第７図４１のパターンにパ
ターンニングし、第１のゲート電極を第３のゲート酸化
膜全弁しておおう第２のゲート電極を形成する（第８図
ｅ）。

かかる製造方法により製作されるメモリトランジスタに
おいて薄い第２のゲート酸化膜部の面積Ｓ２はフィール
ド酸化膜間隔と７オトレジスト間隔で整合されるため、
矩形のカド落ち寺の問題なく、安定に十分小さくでき、
バラツキ？おさえられる。また８２部を形成する棒状の
ドレイン部の巾は十分に小ぜいためｋ　ＣＦＤはほとん
どチャネル申分のドレインと浮遊ゲートの目ズレマージ
ンにおさえられる。さらにｂｓｚｌ’ｊ第１のゲート電
極（浮遊ゲート）に整合する構造ではないから浮遊ゲー
トの形状は第７図に示す様に最も単純な矩形とすること
ができメモリセルサイズにおけるＳ３の占める割合を最
も大きくすることが可能であり。

大集積化、大メモリ容量化に適する。さらにＳ３は第２
の従来例の様な第１のゲート電極のノくターンと第２の
ゲート電極のパターンの整合で決定されるものではなく
第１のゲート電極のノくターンニングのみで決定される
ため、目ズレによるＳ３の変動がまったくなく、Ｃ３は
安定となり書き込み消去特性は安定となる・ 以上述べた様に不発明により、高速かつ製造ノくラツキ
による影響の小さい安定した書き込み消去特性全備えか
つ、大集積化、大メモリ容量化に適した不揮発生半導体
記憶装置が得られる。

【図面の簡単な説明】

第１図はメモリトランジスタの基本的な断面構造、第２
図は谷ゲート間の容量結合、第３図は第１の従来例によ
るメモリトランジスタの平面構造。 第４図（ａ）〜（ｅ）は各々第１の従来例の製造プロセ
スを示す工程順断面図、第５図は第２の従来例によるメ
モリトランジスタの平面構造、第６図（ａ）〜（ｅ）は
各々第２の従来例の製造プロセスを示す工程順断面図、
第７図は不発明の笑〃■例によるメモリトランジスタの
平面構造、第８図（ａ）〜（ｅ）は各々本発明の実施例
の製造プロセスを示す工程順断面図。 である。 なお図において、１・・・・・・Ｐ型半導体基板、２゜
３・・・・・ソース、ドレイン、４・・・・・第１ゲー
ト岐化膜、５・・・・・・薄い第２グー）ｖＥ膜、６・
・・・・・浮遊ゲート、７・・・・・・第３ゲート酸化
膜、８・・・・・・コントロールゲート電極あＣ３・・
・・・・浮遊ゲート−コントロールゲート間ｙ蛍ｈ　ｃ
ｏ　・・・・浮遊ゲート−ドレイン間の薄い第２ゲート
改化膜部の容量ｂｃ１・・・・・・フローティングゲー
ト−半導体基板間容量＆ｃＦ８・・・・・・浮遊ゲート
−ソース間のオーパーラ、プ容量。 ＧＰＤ　・・・・・・浮遊ゲート−ドレイン間のオーバ
ーシップ容量、１４・−・・・Ｐ型半導体基板、１５・
・・・・・フィールド酸化膜、１６・・・・・ソース、
１７・・・・・・ドレイン％　１８・・・・・第１のゲ
ート酸化膜、１９・旧・・薄い第２のゲート酸化膜、２
０・・・・・・第１のゲート電極、２１・・・・・・第
３のゲート酸化膜、２２・・・・・・第２のゲート電極
、２７・・・・・・Ｐ型半導体基板、２８・・・・・・
フィールド歌化膜、２９・・・・・・ｎ＋領領域３０・
・・・・・第１のゲートば化膜、３１・・・・・薄い第
２のゲート酸化膜、３２・・・・・・第１Ｉ／）ゲート
電極、３３・・・・・・第３のゲート酸化膜、３４・・
・・・第２のゲート電極。 ３６・・・・・・ソース、３５・・・・・・ドレイン、
４２・・・・・°Ｐ型半導体基板、４３・・・・・・フ
ィールド酸化膜、４５・・・・・ソース、４４・・・・
・・ドレイン、４６・・・・・・第１のゲー）［化膜、
４９・・・・・・第３のゲート酸化膜、５０・・・・・
・第２の多結晶シリコン膜、Ｓ２　・・・・薄い第２の
ゲート酸化膜部の面積、である。 第ｊ閉 第２図 第３図 第４−圀 第乙閏 第７０ 第８ 圀

Claims (1)

1. 【特許請求の範囲】 一導電型半導体基板王平面上に選択的に絶縁分離用フィ
   ールド絶縁膜を形成する工程と、前記半導体基板主平面
   近傍に該半導体基板と逆導電型のドレイン領域及びソー
   ス領域全形成する工程と。 前記フィールド絶縁膜におおわれていない前記半導体基
   板上に第１のゲート絶縁膜全形成する工程と、前記ドレ
   イン領域の一部の領域で、相平行する２辺の距離が前記
   フィールド絶縁膜の間隔によって決定され、かつ他の相
   平行する２辺の距離が前記工程に順するフォトレジスト
   工程の７オトレジストの間隔によって決定される矩形領
   域の前記第１のゲート絶縁膜全除去する工程と、前記矩
   形領域に薄い第２のグー１１縁膜を形成する工程と、前
   記ドレイン領域とソース領域間のチャネル領域を第１の
   ゲート絶縁膜全弁しておおいかつすくなくとも前記矩形
   領域を前記薄い第２のゲート絶縁膜を介しておおう如く
   ドレイン領域に延在した第１のゲート電極を形成する工
   程と、該第１（Ｑゲート電極に第３のゲート絶縁膜金成
   長破覆させる工程と、前記第１のゲート電極全前記第３
   のゲート絶縁膜を介しておおう如く第２のゲート電極全
   形成する工程とを含むこと全４？徴とする不揮発性半導
   体記憶装置の製造方法・