JPS6032392B2

JPS6032392B2 - 高速架間伝送回路

Info

Publication number: JPS6032392B2
Application number: JP5672177A
Authority: JP
Inventors: 健司目黒; 義次渡辺; 潔阿部; 武彦山口
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1977-05-16
Filing date: 1977-05-16
Publication date: 1985-07-27
Also published as: JPS53141514A

Description

【発明の詳細な説明】本発明は時分割交換方式に関し、特に大容量多段式の時
分割交換通話路におけるデータ伝送方式に関する。

時分割交換機通話路は、時分割多重伝送路である共通線
間の空間的接続替えを行なう共通線スイッチと、共通線
上のタイムスロット位相の並べ替えを行なう位相交換ス
イッチとを組合わせることで種々の構成がとられる。

その一例として第１図に位相変換スイッチＴと共通線ス
イッチＳとを組合せたＴＳＴ時分割交換通話路を示す。
ＩＣ−１，２，３はそれぞれ３２多重された入共通線、
ＯＧ１，２，３はそれに対応する出共通線である。

位相交換スイッチは通話メモリＳＭ−Ａ、ＳＭ−Ｂと位
相交換制御メモリＣＭ−Ａ、ＣＭ−Ｂとで構成される。
通話メモリＳＭ−Ａ，Ｂは入出共通線の通話データを保
持するメモリであり、また位相交換制御メモリＣＭ−Ａ
，Ｂは通話メモリＳＭ−Ａ，Ｂの議出し、書込みを制御
するメモリである。共通線スイッチはスイッチはスイッ
チマトリックスＨＳＷと共通線制御メモリＣＭ−Ｃで構
成される。スイッチマトリックスＨＳＷは入ハイウェイ
ＨＷＡ−１，２，３と出ハイウェイＨＷＢ−１，２，３
を時分割多重ゲートＨＷＧで結合し、共通線制御メモリ
ＣＭ−Ｃのデータによってタイムスロット毎に接続切替
えを行なう。入出共通線ＩＣ−１のタイムスロット２と
共通ＯＧ−３のタイムスロット３１の接続を例にとると
、入共通線ＩＣ−１のタイムスロット２のデータは通話
メモリＳＭ−Ａの２番地に書込まれ、位相変換制御メモ
リＣＭ−Ａの７番地にはデータとして２が書かれている
。従って通話メモリＳＭ−Ａの２番地のデータはＨＷＡ
−１のタイムスロット７で運ばれる。共通線制御メモリ
ＣＭ−ＣＩの７番地にはＨＷＡ−１を示すデータが書か
れており、ハイウエイＨＷＡ−１のタイムスロット７の
データはＨＷＢ−３のタイムスロット７に薮続替される
。位相変換制御メモリＣＭ−Ｂの７番地にはデータとし
て３１が書かれており、ハイウェイＨＷＢ−３のタイ
ムスロット７のデータは通話メモリＳＭ−Ｂの３１番地
に書込まれ出共通線ＯＧ−３のタイムスロット３１に導
かれる。第２図は第１図の３段の時分割交換通話路にお
ける動作タイミングの一例を示す図である。

入共通線ＩＣ−１，２，３の時分割多重データは第１段
目の位相変換スイッチにおける通話メモリＳＭ−Ａの動
作遅延により遅延される。すなわち第２段目の共通線ス
イッチの入力点でのハイウェイＨＷＡ−１，２，３上の
データは入共通線ＩＣ−１，２，３のタイミングに比べ
ｄｌの遅延が生じる。更に、第３段目の位相変換スイッ
チの入力点でのハイウェイＨＷＢ−１，２，３上のデー
タは第２段目の共通線スイッチの動作遅延により更にｄ
２の遅延を生じる。更に出共通線ＯＧ−１，２，３上の
データは第３段目の位相変換スイッチの動作遅延により
更にｄ３の遅延を生じて送出される。この他、布線によ
る遅延、メモリや論理素子のバラッキが生じる。従って
多段のスイッチに与えられるクロックはそれらの動作遅
延、素子バラッキ等を考慮した位相を持たせることが必
要である。この様に従来、入出共通線と時分割交換通話
路内のハイウェイとのクロツクレートは同じものを用い
るため、多段の時分割交換通話路を構成する場合、多段
の動作タイミングは動作遅延、素子バラッキ、布線によ
る遅延、クロックのバラッキを考慮したものを与える必
要があり、与えた動作タイミングの余裕度を越えた動作
が生じた場合は通話データの保証ができない。

特に大容量の時分割交換通話路を構成する場合、複数の
袋層架によって時分割交換通話路が構成されるため、時
分割交換通話路内のハイウェイは例えば数１０メートル
の距離を持つ架間ケーブルで後続されることになり、架
間ケーブルによる遅延又、架間ケーブル長の違いによる
遅延バラッキが無視できなくなる。更に多数の装置架に
対し種々の位相のクロックを所要のバラッキで供給する
ことも難しい点が多い。更に時分割交換通話路内のハイ
ウェイが高多重になるにつれてクロックレートが高くな
り各段の動作タイミングの動作余裕度が４・さくなり、
上記遅延バラッキの条件が厳しいものとなる。本発明は
時分割交換通話路のハイウェイ上のタイムスロット毎の
各データ語の前後にタイミング余裕度を与えるためのカ
ードビットと非同期的にハイウェイ上のデータ伝送が可
能な様にスタートビットを付加する機成とすることによ
り上記欠点を解決し、時分割交換通話路内の動作遅延、
バラッキに対する動作余裕度を大きくし、しかも高精度
のデータ伝送を可能とした高遠架間伝送回路を提供する
ものである。本発明はこの目的を達成するため、各入ハ
イウェイ上の各タイムスロット毎の通信データ語の前に
少なくとも１ビットからなるスタートビットを付加し、
更に該スタートビットの前および前記通信データ語の後
に少なくとも１ビットからなるガードビットを付加した
信号を送出する送出回路と、各出ハイウェイ側では該出
ハイウェイ上のスタートビットを検出するためのウィン
ドーパルスと、複数個の相異なる位相のクロックパルス
列を発生させ、検出されたスタートビット位置により最
適な位相のクロックパルス列を選定し、前記出ハイウェ
イ上の各通信データ語を識別受信する受信回路とを設け
たことを特徴とする。

次に本発明の実施例について図面を参照して説明する。

第３図はＴＳＴ構成の３段の時分割交換通話路に本発明
を適用した一実施例である。図を参照すれば、ｍ多重さ
れた入共通線ＩＣ−１〜ＩＣ−ｎは、通話メモリＳＭ−
ＡＩ〜ＳＭ−Ａｎと位相変換制御メモリＣＭ−ＡＩ〜Ｃ
Ｍ−Ｍから構成される位相変換スイッチを通りデータを
送出回路ＴＧＩ〜ＴＧｎを経由し、ハイウェイ州ＶＡ−
１〜ＨＷＡ−ｎによってスイッチマトリックスＨＳＷと
共通線制御メモリＣＭ−Ｃ１〜ＣＭ−Ｃｎから構成ごれ
る共通線スイッチに接続され、更にハイウェイ川ＶＢ−
１〜ＨＷＢ−ｎによってデータ受信回路ＴＤＩ〜ＴＤｎ
を経由し、通話メモリＳＭ−ＢＩ〜ＳＭ−Ｂｎと位相変
換制御メモリＣＭ−ＢＩ〜ＣＭ−Ｂｎから成る位相変換
スイッチを通りｍ多重の出共通線ＯＧ−１〜ＯＧ−ｎへ
出力される。ここで位相変換スイッチ、共通線スイッチ
の動作は従釆と同様であるが、位相変換スイッチと共通
線スイッチ間に各入ハイウェイＨＷＡにはデータ送出回
路ＴＧＩ〜Ｔｏｎを、各出ハイウェイＨＷＢにはデータ
受信回路ＴＤＩ〜ＴＤｎを挿入することにより位相変換
スイッチと共通線スイッチの動作クロックレートは異る
。以下第４図を参照して第３図の動作タイミングを説明
する。

入共通線ＩＣ−１〜ＩＣ−ｎ、ＯＧ−１〜ＯＧ一ｎの１
タイムスロットが８ビットで構成される場合（例えば８
ビットＰＣＭ）を示すと、入共通線の全せのタイムスロ
ットの８ビットのデータ語は位相変換スイッチで位相変
換された後、データ送出回路ＴＧＩ〜ＴＧｎによって前
後に各１ビットのガードＧと、スタートビットＳおよび
チェックビット（例えばパリティチェックビット）Ｐが
付加された合計１２ビットのデータに変換され共通線ス
イッチに送られる。ガードビットはハイウェイ上での遅
延及び遅延バラッキ、又共通線スイッチでの動作遅延及
びバラッキを吸収するためのビットである。ガードビッ
トの数は上記の遅延やバラッキを吸収し得るビット数と
して与えられる。従って、共通線スイッチを通るハイウ
ェイのクロックレートは位相変換スイッチでのクロック
レ−トに比べ髪２倍となる。

スタ−トビットＳはハイウェイ上での非同期データ伝送
を可能とするものでデータ受信回路ＴＤＩ〜ｎで８ビッ
トのデータを再生するために用いられる。またチェック
ビットＰは通話路内の誤動作検出用のビットである。共
通線スイッチの制御メモリＣＭ−ＣＩ〜ＣＭ−Ｃｎはタ
イムスロット毎の同期で動作しており、ハイウェイ上で
の遅延やバラッキがガードビットのタイミング範囲に収
まっていれば８ビットのデータを確実に通過させること
ができる。第５図はデータ送出回路とデータ受信回路の
構成例を示した図、第６図は第５図の構成における動作
タイミングを示す図で、その一例としてハイウェイに一
日Ｗの通信データを“１０１１０１０ｒガ−ドビツトＧ
を“１”、スタートビットＳを“０”チェックビットＰ
を奇数パリティとし、４相クロックを用いた場合を示す
。

なお本発明は、この例に限定されるものではない。以下
第５図と第６図を併せ参照して説明する。データ送出回
路ＴＧは位相変換スイッチからのハイウェイＩＣ−ＨＷ
の通話データを１タイムスロット毎にレジスタＲＥＧに
バッフアし、スイッチマトリックスＨＳＷへのハイウエ
イＨＷ−ＡにスタートビットＳ、ガードビットＧ及びチ
ェックビツト付加回路ＰＧからのチェックビットＰを付
加したデータを送出する。

データ受信回路ＴＤではハイウェイＨＷ−Ｂへの到来パ
ルス列からまず、前記スタートビット位置を検出する。
具体的には第６図に示すようにスタートビットは“０”
のパルスであるから、到来パルス列から“１”から“０
”へのパルス極性の変化点を見つければよい。この為の
回路が第５図の遅延線ＤとゲートＧＩである。しかしな
がら第６図に示すようにゲートＧＩの出力パルスは到来
パルス列における全ての“１”から“０”へのパルス極
性の変化点を示すパルスでＳビット位贋のみならずデー
タ部におけるパルス極性の変化点でも発生し、このまま
ではＳビットの識別ができない。しかし、Ｓビットの位
置は素子、ケーブル等々の特性のバラツキ等々のために
変動はするが、その概略位置は分っているから、この概
略位置、即ちＳビットが到来すると予想される時間範囲
を示すウィンドーパルスを発生させ、これとゲートＧＩ
との出力との論理積をとればＳビット位置を示すパルス
のみが抽出できる。第６図のゲートＧ２の出力パルスが
これを示す。Ｓビット位置が検出されると、４相のクロ
ックパルス列との相対時間関係が調べられる。第５図の
ゲートＧ３，Ｇ４，Ｇ５，Ｇ６がこの目的の為に用意さ
れている。第６図の例では第１、第２相の２つのクロッ
クパルス列がＳビット位置と重なっていることを示して
いる。その結果、第５図のフリップ・フロップ群ＦＦＩ
〜ＦＦ４の中、ＦＦ２，ＦＦ３が点火される。ゲートＧ
７〜ＧＩＯは、この中の１ケを選択するためのもので、
複数個のフリップ・フロップが同時に点火した場合、そ
の中から最も若番（但し、第４番と第１番の場合は第４
番とする）の点火したフリップ・フロップを選択する。
上記の例ではフリップ・フロップＦＦ２の出力が選択さ
れる。ここに、フリツプ・フロツプＦＦ２が選択された
ことの意味はスタートビットＳの前緑位置が４相のクロ
ックパルス列の中では第１相（ＣＩ）と最も良く一致し
ていることを示す。したがって、このタイムスロットで
は、以後の受信データ・パルス列の各ビット位置の前緑
は、ほぼ第１相のクロック・パルス列と一致していると
考えてよい。したがって、これらの受信データ・パルス
列の各ビットが“０”か“１”であるかを判定するには
各ヒーット・パルスの中央は辺、すなわち前縁から約１
／２ビット時間長遅れた時刻のパルス列、この場合には
第３相（ぐ３）のクロック・パルス列で受信データ・パ
ルス列を打抜けば正確なデータの再現が期待できる。こ
のための回路が第５図のゲートＧＩＩ〜Ｇ１４とシフ
トレジス夕ＳＲである。今の場合にはゲートＧＯの出力
にフリツプ・フロップＦＦ２を選択した出力が出ており
、その結果ゲートＧＩ２から第３相のクロツク・パルス
列（め３）がシフトレジスタＳＲのシフトクロックとし
て供給されることとなる。シフトレジスタＳＲではこの
ようにして受信したデータ語から不要なスタート・パル
ス、ガードビット等を削除し、その分、データの各ビッ
トの長さも伸長して出ハイウェイＯＧ−ＨＷに送出する
。本実施によれば、位相変換スイッチ、共通線スイッチ
が多数の装置架によって構成されていても各装置及び各
装置架間の動作遅延、バラッキがガードビットで保証さ
れる範囲内であれば、位相変換スイッチ及び共通線スイ
ッチの各制御メモリの動作タイミングは上記遅延及びバ
ラッキを意識する必要がない。又、ハイウェイ上の受信
端でスタ−トビットによって通話データを再生すること
によってビット間バラッキがビット幅の芸より小さけれ
ば動作遅延、バラッキとは無関係に高精度のデータ伝送
が可能である。従って、各装瞳架に与えるクロックバラ
ツキも余裕のあるものとすることができる。なお、本実
施例では、３段の時分割交換通話路について説明したが
、更に多段の時分割交換通話路へ適用することができる
ことは言うまでもない。本発明は以上説明した様に時分
割交換通話路内のハイウェイ上の全てのタイムスロット
毎のデータにガードビットとスタートビットを付加して
送出するとともに、ウィンドーパルスによって検出され
たスタートビットを用いて複数個位相のクロックパルス
列のうち最適な相のクロックを選定し、データを再生す
ることにより、時分割交換通話路が多数の菱層架によっ
て構成されていても各装置架の動作遅延、バラッキ及び
各装置架間のケーブルによる動作遅延、バラッキを意識
することなく各装置架の動作タイミングを与えることが
でき、またも各装置架に与えるクロックのバラッキに対
する条件が緩和され、さらに高精度のデータ伝送が可能
となる効果がある。

【図面の簡単な説明】

第１図は従来の時分割交換通話路の一構成例を示すブロ
ック図、第２図は第１図の構成例の動作タイミングの一
例を示すタイムチャート、第３図は本発明による時分割
交換通話路の一実施を示すフロック図、第４図は第３図
の構成例の動作タイミングの一例を示すタイムチャート
、第５図は第３図で示したデータ送出回路およびデータ
受信回路の構成例を示すブロック図、第６図は第５図の
構成例のタイミング動作の一例を示すタイムチャートで
ある。ＩＣ−１〜ＩＣ−ｎ……入共通線、ＳＭ−ＡＩ〜ＳＭ−
Ａｎ、ＳＭ−ＢＩ〜ＳＭ−Ｂｎ・・・…通話メモリ、Ｔ
ＧＩ〜ＴＣｎ・・・・・・データ送出回路、ＣＭ−ＡＩ
〜ＣＭ−Ａｎ、ＣＭ−ＢＩ〜ＣＭ−Ｂｎ・・・・・・位
相変換制御メモリ、ＨＷＡ−１〜印ＶＡ−ｎ，ＨＷＢ−
１〜ＨＷＢ一ｎ・・．・・・ハイウエイ、ＨＳＷ・・・
・・・スイッチマトリックス、ＣＭ−ＣＩ〜ＣＭ−Ｃｎ
・・・・・・共通線制御メモリ、ＴＤＩ〜ＴＤｎ・・・
・・・データ信出回路、００一１〜ＯＧ−ｎ・・・・・
・出共通線。第１陣第３富豹２函第４函 ※５優多５歯

Claims

【特許請求の範囲】

１各入ハイウエイに挿入され、該入ハイウエイ上の各
タイムスロツトごとの通信データ語の前に少なくとも１
ビツトからなるスタートビツトを付加し、さらに該スタ
ートビツトの前および前記通信データ語の後に少なくと
も１ビツトからなるガードビツトを付加した信号を送出
する送出回路と、各出ハイウエイに挿入され、前記スタ
ートビツトを検出するためのウインド−パルスと、複数
個の相異なる位相のクロツクパルス列を発生させ、各タ
イムスロツトごとに検出されたスタートビツト位置によ
り最適な位相のクロツクパルス列を選定し、これをもと
に該タイムスロツトの通信データ語を識別受信する受信
回路とを設けたことを特徴とする高速架間伝送回路。