JPS6033594A - 表示駆動装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は液晶などを駆動する表示駆動装置に関し、とく
に表示データメモリと駆動用ラッチ（ロ）路との間のデ
ータ転送を改善した装置に関する。

従来、データメモリに記憶された表示データを表示する
液晶駆動回路において、このデータメモリから駆動用ラ
ッチ回路へデータ転送をする場合は、単一チップ内にデ
ータメモリとその駆動用回路とを内蔵し、このデータメ
モリからの出力をデコードして駆動用ラッチ回路に転送
したり、また　′は数ビット分パラレルに転送していた
。このような液晶駆動回路のデータ転送方法によると、
この液晶駆動回路を単一チップで構成した場合には高時
分割化によりメモリサイズが増加し、このためチップサ
イズが増大する欠点があり、また単一チップに液晶駆動
回路を内蔵することにより、メモリをアクセスするため
の端子が必要、となり、このため液晶を直接駆動する端
子数が少くなってしまうという欠点があった。

本発明の目的は、このような欠点を除去し、液晶駆動用
回路力・どのデータメモリと駆動用ラッチ回路間との間
のデータ転送を容易にした表示駆動装置に関するもので
おる。

本発明の表示駆動装置の構成は、ｍ行ｎ列（但し、ｍ、
ｎは自然数）の表示データを記憶する表示データメモリ
と、このメモリのｎ列の記憶内容を順に読出す第１のク
ロックに同期した読出信号を形成するアドレスポインタ
と、このアドレスポインタからの読出信号により前記メ
モリのｎ列のデータを少くとも前記第１のクロックのｍ
倍の同期をもつ第２のクロックにより順に読出すセレク
タとを少くとも含む第１の回路と；前記セレクタの出力
を前記第１のクロックと同期したクロックにより１個づ
つ入力するｍビットのシフトレジスタと、このシフトレ
ジスタのｍ個の出力を前記第２のクロックに同期して読
込むｍ個のラッチ回路とを少くとも含む第２の回路とを
備えることを特徴とする。

次に本発明の一実施例を図面により詳細に説明する。

第１図は本発明の実施例のブロック図である。

図において、表示データメモリを内蔵する半導体集積回
路チップ１は、ｎＸｍ個のデータメモリ１１のｎ行の出
力をトランスファゲートなどからなるセレクタ１２に入
力し、このセレクタ１２の出力をチップ１の出力端子１
３より出力する。このデータメモリ１１へ表示データを
書込む場合は、図示してい々い入力端子のデータを入力
し、そのアドレスは第１のクロックによりアドレスポイ
ンタ１４を動作させて行い、メモリ１１からの表示用ラ
ッチ回路（２）への転送は第１のクロックと同期したク
ロック（よりアドレスポインタ１５によって行われる。

このデータの転送は、１／ｎカウンタｌＯによりデータ
メモリ１１のｎ行の内任意の１行が指定されてセレクタ
１２より出力され端子１３から出力し、チップ２の端子
１６に入力される。なお、カウンタ１０は１　／ｎのア
ップカウンタで、少くとも第１のクロックのｍ倍の同期
をもつ第２のクロックにより駆動され、ｎ個のうちの１
個が出力されるものとする。この入力端子１６の入力を
入力端子１７からの第１のクロックと同期したクロック
によりシフトレジスタ１９のデータ入力として供給する
。このシフトレジスタ１９の出力は各々端子１８からの
第２のクロックによりレジスタ２０に入力し、このレジ
スタ２０の出力が液晶駆動のデータとして使用される。

次に、セレクタ１２によりデータメモリ１１の第２の行
を指定し、同様にレジスタ２０へ転送する。

このように全ての行をセレクタ１２により指定してデー
タメモリ１１の内容をシリアルに転送する。このように
すると駆動用チップ２に関しては、液晶を駆動する端子
以外として少くともデータの入力端子、出力ラッチの信
号、シフトレジスタのクロック、液晶の制御電圧、シス
テムリセット信号及び論理用電源のみが必要であるが、
他の端子は全て直接液晶を駆動する端子として使用する
ことが可能である。

第２図ｔａ）〜（ｄ）は第１図の動作タイミングを示す
タイミングチャートである。図中、第２図（ａ）は第５
− １のクロック、すなわちアドレスポインタ１４によるメ
モリへの書きこみタイミング、第２図（ｂ）はアドレス
ポインタ１５によるメモリの読み出しタイミング、第２
図（Ｃ）はシフトレジスタ１９をシフトするシフト用ク
ロック信号１７、第２図（ｄ）は第２のクロックである
出力ラッチ信号１８のタイミングである。この出力ラッ
チ信号は、メモリ１１へのアクセスの信号（ａ）　、　
（ｂ）に比べて充分時間間隔第３図は本発明の他の実施
例のブロック図である。図において、３，４はデータメ
モリ内蔵チップ、５は液晶駆動用チップ、端子２１．２
２はメモリチップ３，４のセレクタ出力端子、２３は液
晶駆動用チップ５のシフトレジスタ（１９）への入力端
子で、セレクタ（１２）の制御によりメモリチップ３ま
たは４をアクセスすることができるので、データメモリ
（１１）の増設が可能で、時分割数に応じメモリサイズ
を変更することにより、単一チップのチップ面積の増加
を防止することができ、液晶６− を駆動する装置にとっては非常に有効な表示装置となる
。

以上説明したように、本発明によれば、データメモリと
液晶駆動回路とを別チップとし、これらチップ間のデー
タ転送をシリアルに行うことにより、ディスプレイチッ
プに関しては、ディスプレイメモリを内蔵しないため、
ディスプレイメモリをアクセスする端子が必要なく、液
晶を直接駆動する端子を有効に使うことができる。また
、メモリサイズが増加しても、複数のメモリチップのセ
レクタの出力をワイアードして（並列接続して）、高時
分割化にすることより、チップサイズを増加せずにメモ
リを増大することができ、液晶を駆動する装置にとって
ｄ非常に有効である。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図（ａ）〜
（ｄ）は第１図の動作を示すタイミングチャート、第３
図は本発明の他の実施例のブロック図である。 図において、１，３，４・・・・・・メモリチップ、２
・・・・・・ディスプレイチップ、５・・・・・・液晶
駆動用チップ、１０・・・・・・カウンタ、１１・・・
・・・データメモリ、１２・・・・・・セレクタ、１３
，１６，１７．１８・・・・・・端子、１４．１５・・
・・・・アドレスポインタ、１９・旧・・シリアルレジ
スタ、２０・・・・・・レジスタ、である。 第１図 （θ、Ｊｌ−−」トー一一

Claims (1)

【特許請求の範囲】
1. ｍ行ｎ列（但し、ｍ　、　ｎは自然数）の表示データを
   記憶する表示データメモリと、このメモリのｎ列の記憶
   内容を順に読出す第１のクロックに同期した読出信号を
   形成するアドレスポインタと、このアドレスポインタか
   らの読出信号により前記メモリのｎ列のデータを少くと
   も前記第１のクロックのｍ倍の同期をもつ第２のクロッ
   クにより順に読出すセレクタとを少くとも含む第１の回
   路と；前記セレクタの出力を前記第１のクロックと同期
   したクロックにより１個づつ入力するｍビットのシフト
   レジスタと、このシフトレジスタのｍ個の出力を前記第
   ２のクロックに同期して読込むｍ個のラッチ回路とを少
   くとも含む第２の回路とを備えることを特徴とする表示
   駆動装置。