JPH0458037B2 - - Google Patents
Info
- Publication number
- JPH0458037B2 JPH0458037B2 JP57188663A JP18866382A JPH0458037B2 JP H0458037 B2 JPH0458037 B2 JP H0458037B2 JP 57188663 A JP57188663 A JP 57188663A JP 18866382 A JP18866382 A JP 18866382A JP H0458037 B2 JPH0458037 B2 JP H0458037B2
- Authority
- JP
- Japan
- Prior art keywords
- stage
- memory
- signal
- terminal
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Transforming Electric Information Into Light Information (AREA)
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
Description
【発明の詳細な説明】
本発明は、マトリクス型液晶表示装置の駆動回
路、特に画像表示用のマトリクス型液晶表示装置
の駆動回路及び駆動方法に関する。
路、特に画像表示用のマトリクス型液晶表示装置
の駆動回路及び駆動方法に関する。
第１図はマトリクス型液晶表示装置の構成を示
す図であり、１０１は液晶パネル、１０２は走査
線、１０３はデータ線、１０４は走査側駆動回
路、１０５はデータ側駆動回路である。従来、デ
ータ側駆動回路１０５は入力されたデータ信号を
Ｎ段のシフトレジスタでシリアルに転送し、転送
が終了した後に液晶駆動信号に変換してＮ本のデ
ータ線をパラレルに駆動していた。このような従
来のＮ段シフトレジスタでＭビツトの画像信号を
シリアル転送し液晶駆動信号に変換してデータ線
の駆動を行うためには、（）データ転送用のシ
フトレジスタをＭ×Ｎ個用いる、又は、（）Ｎ
個のシフトレジスタを用いてＭ倍の転送スピード
でデータ転送を行う、という手段に依らなくては
ならない。
す図であり、１０１は液晶パネル、１０２は走査
線、１０３はデータ線、１０４は走査側駆動回
路、１０５はデータ側駆動回路である。従来、デ
ータ側駆動回路１０５は入力されたデータ信号を
Ｎ段のシフトレジスタでシリアルに転送し、転送
が終了した後に液晶駆動信号に変換してＮ本のデ
ータ線をパラレルに駆動していた。このような従
来のＮ段シフトレジスタでＭビツトの画像信号を
シリアル転送し液晶駆動信号に変換してデータ線
の駆動を行うためには、（）データ転送用のシ
フトレジスタをＭ×Ｎ個用いる、又は、（）Ｎ
個のシフトレジスタを用いてＭ倍の転送スピード
でデータ転送を行う、という手段に依らなくては
ならない。
（）の手段を用いる場合、シフトレジスタを
構成する素子の数が増加し、データ転送時に消費
される消費電力も増大する。従つて、この駆動回
路を集積回路（以下、ICと略記する。）で作る場
合、ICのチツプ寸法及び消費電力が大きくなり
製品はコスト高で消費電力の大きなものとなつて
しまう。また、（）の手段に依る場合には、IC
を高速化するための高価で複雑な製造プロセスを
必要とするばかりでなく消費電力も大きなものと
なる。
構成する素子の数が増加し、データ転送時に消費
される消費電力も増大する。従つて、この駆動回
路を集積回路（以下、ICと略記する。）で作る場
合、ICのチツプ寸法及び消費電力が大きくなり
製品はコスト高で消費電力の大きなものとなつて
しまう。また、（）の手段に依る場合には、IC
を高速化するための高価で複雑な製造プロセスを
必要とするばかりでなく消費電力も大きなものと
なる。
本発明は、前述のごとき欠点を解決したもので
あり、その目的は低コストで製造され低消費電力
で動作する画像表示用のデータ側駆動回路及び駆
動方法を提供することにある。
あり、その目的は低コストで製造され低消費電力
で動作する画像表示用のデータ側駆動回路及び駆
動方法を提供することにある。
本発明の特徴は、Ｍビツトの画像データ信号を
Ｎ段シリアル転送することを回避して、第一のＮ
段メモリーに順次書き込み、次に第一のメモリー
の内容をトリガー信号に同期して第二のＮ段メモ
リーに取り込み、更に第二のメモリーの内容に応
じた階調信号を生成し液晶駆動信号に変換してＮ
本のデータ線を駆動するようにデータ側駆動回路
を構成するところにある。以下、実施例に基づい
て本発明を詳細に説明する。
Ｎ段シリアル転送することを回避して、第一のＮ
段メモリーに順次書き込み、次に第一のメモリー
の内容をトリガー信号に同期して第二のＮ段メモ
リーに取り込み、更に第二のメモリーの内容に応
じた階調信号を生成し液晶駆動信号に変換してＮ
本のデータ線を駆動するようにデータ側駆動回路
を構成するところにある。以下、実施例に基づい
て本発明を詳細に説明する。
第２図において、２００はＭビツトの画像デー
タ信号を供給するデータバスであり、第３図の３
２１に示すごとく一周期内にＮサイクルの変化を
している。前記Ｍビツトの画像データ信号はＮ段
のシフトレジスタ２０１乃至２０５の出力によつ
て定められるアドレスに相当する第一のメモリに
書き込まれる。第２図の２５１乃至２５５はそれ
ぞれシフトレジスタ２０１乃至２０５の出力信号
を示している。出力信号２５１乃至２５５は通
常、論理の“０”であり、一周期に一度だけ順次
論理の“１”となりデータバス２００の内容を第
一のメモリー２１１乃至２１５に書き込ましめ
る。
タ信号を供給するデータバスであり、第３図の３
２１に示すごとく一周期内にＮサイクルの変化を
している。前記Ｍビツトの画像データ信号はＮ段
のシフトレジスタ２０１乃至２０５の出力によつ
て定められるアドレスに相当する第一のメモリに
書き込まれる。第２図の２５１乃至２５５はそれ
ぞれシフトレジスタ２０１乃至２０５の出力信号
を示している。出力信号２５１乃至２５５は通
常、論理の“０”であり、一周期に一度だけ順次
論理の“１”となりデータバス２００の内容を第
一のメモリー２１１乃至２１５に書き込ましめ
る。
第３図のタイミングチヤートはこの様子を示し
たものであり、３０１，３０２，３０３、３０
４，３０５はそれぞれシフトレジスタ２５１，２
５２，２５３，２５４，２５５の出力信号を、３
１１，３１２，３１３，３１４，３１５はそれぞ
れ第一メモリ２１１，２１２，２１３，２１４，
２１５に格納されているデータの内容を示してい
る。なお、斜線はデータが不確定である状態を示
している。
たものであり、３０１，３０２，３０３、３０
４，３０５はそれぞれシフトレジスタ２５１，２
５２，２５３，２５４，２５５の出力信号を、３
１１，３１２，３１３，３１４，３１５はそれぞ
れ第一メモリ２１１，２１２，２１３，２１４，
２１５に格納されているデータの内容を示してい
る。なお、斜線はデータが不確定である状態を示
している。
第２図、第３図において、データバス２００に
のせられている画像データ信号はT1のタイミン
グでメモリ２１１に、T2のタイミングでメモリ
ー２１２に、T3のタイミングでメモリー２１３
に書き込まれる。以下、順次メモリーへの画像デ
ータの書き込みが行われ、TNのタイミングでメ
モリー２１５への画像データの書き込みが行なわ
れて一周期の画像データのメモリーへの書き込み
動作が終了する。前述の一周期分の画像データは
第１図における一本の走査線分の画像データに相
当するものである。また、一周期内のサイクル数
Ｎは第１図におけるデータ線の本数Ｎに等しい。
第２図２６０は第一のメモリー２１１乃至２１５
のデータの第二のメモリー２２１乃至２２５への
転送を制御するトリガー信号であり、その信号波
形は第３図３２２に示される。トリガー信号３２
２が論理の“１”となつている期間内に第一のメ
モリーのデータは一斉に第二のメモリーに書き込
まれ、３２２が論理の“０”である期間中第二の
メモリー２２１乃至２２５のデータは３２３に示
すごとく安定を保つている。第二のメモリー２２
１乃至２２５のそれぞれはＭビツトのデータ２７
１乃至２７５を出力しており、このＭビツトのデ
ータと階調信号の構成要素である基本パルス群２
６１とが、階調信号生成回路２３１乃至２３５に
よつて合成されて各段の階調信号２８１乃至２８
５が作らられる。ここで基本パルス群２６１は、
例えば、パルス幅が異なる2M個のパルスからな
る。２６２は液晶をオンさせる電圧レベル、２６
３は液晶をオフさせる電圧レベルを与える信号で
あり、２６２，２６３と階調信号２８１乃至２８
５より液晶駆動信号２９１乃至２９５が生成され
る。
のせられている画像データ信号はT1のタイミン
グでメモリ２１１に、T2のタイミングでメモリ
ー２１２に、T3のタイミングでメモリー２１３
に書き込まれる。以下、順次メモリーへの画像デ
ータの書き込みが行われ、TNのタイミングでメ
モリー２１５への画像データの書き込みが行なわ
れて一周期の画像データのメモリーへの書き込み
動作が終了する。前述の一周期分の画像データは
第１図における一本の走査線分の画像データに相
当するものである。また、一周期内のサイクル数
Ｎは第１図におけるデータ線の本数Ｎに等しい。
第２図２６０は第一のメモリー２１１乃至２１５
のデータの第二のメモリー２２１乃至２２５への
転送を制御するトリガー信号であり、その信号波
形は第３図３２２に示される。トリガー信号３２
２が論理の“１”となつている期間内に第一のメ
モリーのデータは一斉に第二のメモリーに書き込
まれ、３２２が論理の“０”である期間中第二の
メモリー２２１乃至２２５のデータは３２３に示
すごとく安定を保つている。第二のメモリー２２
１乃至２２５のそれぞれはＭビツトのデータ２７
１乃至２７５を出力しており、このＭビツトのデ
ータと階調信号の構成要素である基本パルス群２
６１とが、階調信号生成回路２３１乃至２３５に
よつて合成されて各段の階調信号２８１乃至２８
５が作らられる。ここで基本パルス群２６１は、
例えば、パルス幅が異なる2M個のパルスからな
る。２６２は液晶をオンさせる電圧レベル、２６
３は液晶をオフさせる電圧レベルを与える信号で
あり、２６２，２６３と階調信号２８１乃至２８
５より液晶駆動信号２９１乃至２９５が生成され
る。
第４図は本発明の駆動回路の一段分の具体的な
回路構成例を示したものである。同図は、データ
バスに供給されている画像データのビツト数Ｍが
Ｍ＝２の場合の例であり、第一のメモリー、第二
のメモリーはともに２ビツトで構成されている。
第４図において、４０１はシフトレジスタ、４０
２は転送クロツク、４０３は４０１の出力信号で
あり４０３が第一のメモリーのアドレス指定を行
う。４１２，４１３は第一のメモリーであり、そ
れぞれ２個のインバータと２個のトランスフアー
ゲートより構成されている。２ビツトのデータバ
ス４１１に供給されている画像データD1及びD2
はシフトレジスタ出力４０３がハイとなつたとき
に第一のメモリーに書き込まれる。４２２は第二
のメモリーであり、２個のインバータ４２４，４
２５と２個のトランスミツシヨンゲート４２６，
４２７より構成されている。４２３も第二のメモ
リーでありその構成は４２２と同様である。
回路構成例を示したものである。同図は、データ
バスに供給されている画像データのビツト数Ｍが
Ｍ＝２の場合の例であり、第一のメモリー、第二
のメモリーはともに２ビツトで構成されている。
第４図において、４０１はシフトレジスタ、４０
２は転送クロツク、４０３は４０１の出力信号で
あり４０３が第一のメモリーのアドレス指定を行
う。４１２，４１３は第一のメモリーであり、そ
れぞれ２個のインバータと２個のトランスフアー
ゲートより構成されている。２ビツトのデータバ
ス４１１に供給されている画像データD1及びD2
はシフトレジスタ出力４０３がハイとなつたとき
に第一のメモリーに書き込まれる。４２２は第二
のメモリーであり、２個のインバータ４２４，４
２５と２個のトランスミツシヨンゲート４２６，
４２７より構成されている。４２３も第二のメモ
リーでありその構成は４２２と同様である。
４２１は一対のトリガー信号Ｔ，より成つて
おり、Ｔがハイの期間に第一のメモリー４１２，
４１３のデータが第二のメモリー４２２，４２３
に転送される。４３１は、４チヤネルマルチプレ
クサであり、第二のメモリーの２ビツトの出力信
号４２８，４２９の組み合せ（０，０），（０，
１），（１，０），（１，１）に応じて４種類の階調
信号４３２乃至４３５のうち一つが選択される。
以上のごとく４３１で生成された階調信号４３６
は、２個のトランスミツシヨンゲート４４１，４
４２より成る液晶駆動信号生成回路によつて液晶
駆動信号４５１に変換される。ここで、４４３，
４４４はそれぞれ液晶をオンさせる電圧レベル
VON，オフさせる電圧レベルVOFFを与えている。
おり、Ｔがハイの期間に第一のメモリー４１２，
４１３のデータが第二のメモリー４２２，４２３
に転送される。４３１は、４チヤネルマルチプレ
クサであり、第二のメモリーの２ビツトの出力信
号４２８，４２９の組み合せ（０，０），（０，
１），（１，０），（１，１）に応じて４種類の階調
信号４３２乃至４３５のうち一つが選択される。
以上のごとく４３１で生成された階調信号４３６
は、２個のトランスミツシヨンゲート４４１，４
４２より成る液晶駆動信号生成回路によつて液晶
駆動信号４５１に変換される。ここで、４４３，
４４４はそれぞれ液晶をオンさせる電圧レベル
VON，オフさせる電圧レベルVOFFを与えている。
第５図は、もう一つの具体的な回路構成例を示
したものである。同図の例と第４図の例との相違
は第二のメモリー５２２，５２３の回路構成をク
ロツクドインバータ５２４及び２個のインバータ
５２５，５２６を用いて構成している点にある。
クロツクドインバータ５２４はトリガー信号Ｔが
ハイの期間に活性、Ｔがローのとき非活性とな
る。第二のメモリー５２２へのデータの書き込み
を正常に行うためにクロツクドインバータ５２４
の出力インピーダンスはインバータ５２６の出力
インピーダンスに比べて十分小さく設定しておく
必要がある。なお第５図において第４図と同一記
号のものは第４図において説明したのと同一のも
のを表わす。
したものである。同図の例と第４図の例との相違
は第二のメモリー５２２，５２３の回路構成をク
ロツクドインバータ５２４及び２個のインバータ
５２５，５２６を用いて構成している点にある。
クロツクドインバータ５２４はトリガー信号Ｔが
ハイの期間に活性、Ｔがローのとき非活性とな
る。第二のメモリー５２２へのデータの書き込み
を正常に行うためにクロツクドインバータ５２４
の出力インピーダンスはインバータ５２６の出力
インピーダンスに比べて十分小さく設定しておく
必要がある。なお第５図において第４図と同一記
号のものは第４図において説明したのと同一のも
のを表わす。
以上の如く、本発明のマトリクス型液晶表示装
置の駆動回路は、Ｎ段のシフトレジスタ、Ｎサイ
クルの時系列でデータバスに与えられたＭビツト
のデータ信号が該シフトレジスタの出力信号によ
つて指定されるアドレスに書き込まれる第１のＮ
段メモリー、該第１のＮ段メモリーの内容をトリ
ガー信号に同期して書き込まれる第２のＮ段メモ
リー、該第２のＮ段メモリーの各段のデータから
各段の階調信号を生成するＮ段の階調信号信号生
成回路、該Ｎ段の階調信号生成回路の出力信号か
ら液晶駆動信号を生成するＮ段の液晶駆動回路か
ら構成され、Ｍビツトの画像データを第１のＮ段
メモリーに順次書き込み、第１のＮ段メモリーに
書き込まれたデータをトリガー信号により第２の
Ｎ段メモリーに転送するので、第１のメモリーと
第２のメモリーの回路は、従来のＮ段シフトレジ
スタでＭビツトの画像信号をシリアル転送し液晶
駆動回路に変換してデータ千の駆動を行うために
必要となるＭ×Ｎ個のデータ転送用のシフトレジ
スタの回路と較べて、格段と簡略されたものにな
る。また、本発明の駆動回路の転送スピードは、
上述の構成により、高速転送する必要がなく、従
来のＮ段シフトレジスタでＭビツトの画像信号を
シリアル転送し液晶駆動信号に変換してデータ線
の駆動を行うために必要となるＮ個のシフトレジ
スタを用いてＭ倍の転送スピードで行う駆動回路
と較べて、駆動回路を高速化するための高価な高
速ICを使用する必要がない。
置の駆動回路は、Ｎ段のシフトレジスタ、Ｎサイ
クルの時系列でデータバスに与えられたＭビツト
のデータ信号が該シフトレジスタの出力信号によ
つて指定されるアドレスに書き込まれる第１のＮ
段メモリー、該第１のＮ段メモリーの内容をトリ
ガー信号に同期して書き込まれる第２のＮ段メモ
リー、該第２のＮ段メモリーの各段のデータから
各段の階調信号を生成するＮ段の階調信号信号生
成回路、該Ｎ段の階調信号生成回路の出力信号か
ら液晶駆動信号を生成するＮ段の液晶駆動回路か
ら構成され、Ｍビツトの画像データを第１のＮ段
メモリーに順次書き込み、第１のＮ段メモリーに
書き込まれたデータをトリガー信号により第２の
Ｎ段メモリーに転送するので、第１のメモリーと
第２のメモリーの回路は、従来のＮ段シフトレジ
スタでＭビツトの画像信号をシリアル転送し液晶
駆動回路に変換してデータ千の駆動を行うために
必要となるＭ×Ｎ個のデータ転送用のシフトレジ
スタの回路と較べて、格段と簡略されたものにな
る。また、本発明の駆動回路の転送スピードは、
上述の構成により、高速転送する必要がなく、従
来のＮ段シフトレジスタでＭビツトの画像信号を
シリアル転送し液晶駆動信号に変換してデータ線
の駆動を行うために必要となるＮ個のシフトレジ
スタを用いてＭ倍の転送スピードで行う駆動回路
と較べて、駆動回路を高速化するための高価な高
速ICを使用する必要がない。
更に、本発明の上述の第１および第２のＮ段メ
モリーの各段は、複数ビツトのメモリーにより構
成され、該複数ビツトのメモリーの各ビツトは第
１の端子と第２の端子と該第１の端子に入力端子
が接続され且つ該第２の端子に出力端子が接続さ
れた第１のインバータと該第２の端子に入力端子
が接続され且つ該第１の端子に出力端子が接続さ
れた第２のインバータとからなるので、該複数ビ
ツトのメモリーの各ビツトを構成するトランジス
タの数は４個で済み、回路構成が非常に単純なも
のとなる。従つて、本願のメモリをIC化したと
き、ICチツプの寸法が著しく小さくなり、また
消費電力は大幅に低下するという格別な効果を有
するものである。
モリーの各段は、複数ビツトのメモリーにより構
成され、該複数ビツトのメモリーの各ビツトは第
１の端子と第２の端子と該第１の端子に入力端子
が接続され且つ該第２の端子に出力端子が接続さ
れた第１のインバータと該第２の端子に入力端子
が接続され且つ該第１の端子に出力端子が接続さ
れた第２のインバータとからなるので、該複数ビ
ツトのメモリーの各ビツトを構成するトランジス
タの数は４個で済み、回路構成が非常に単純なも
のとなる。従つて、本願のメモリをIC化したと
き、ICチツプの寸法が著しく小さくなり、また
消費電力は大幅に低下するという格別な効果を有
するものである。
第１図は、マトリクス型液晶表示装置の構造の
概略を説明するための図。第２図は、本発明の実
施例を説明するための図。第３図は、第２図にお
ける各部の信号変化の様子を説明するための図。
第４図、第５図は、本発明の駆動回路の構成例を
具体的に示した図。
概略を説明するための図。第２図は、本発明の実
施例を説明するための図。第３図は、第２図にお
ける各部の信号変化の様子を説明するための図。
第４図、第５図は、本発明の駆動回路の構成例を
具体的に示した図。
Claims (1)
- １ Ｎ段のシフトレジスタ、Ｎサイクルの時系列
でデータバスに与えられたＭビツトのデータ信号
が該シフトレジスタの出力信号によつて指定され
るアドレスに書き込まれる第１のＮ段メモリー、
該第１のＮ段メモリーの内容をトリガー信号に同
期して書き込まれる第２のＮ段メモリー、該第２
のＮ段メモリーの各段のデータから各段の階調信
号を生成するＮ段の階調信号信号生成回路、該Ｎ
段の階調信号生成回路の出力信号から液晶駆動信
号を生成するＮ段の液晶駆動回路からなり、前記
第１および第２のＮ段メモリーの各段は複数ビツ
トのメモリーにより構成され、該複数ビツトのメ
モリーの各ビツトは第１の端子と第２の端子と該
第１の端子に入力端子が接続され且つ該第２の端
子に出力端子が接続された第１のインバータと該
第２の端子に入力端子が接続され且つ該第１の端
子に出力端子が接続された第２のインバータとか
らなることを特徴とするマトリクス型液晶表示装
置の駆動回路
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18866382A JPS5978395A (ja) | 1982-10-27 | 1982-10-27 | マトリクス型液晶表示装置の駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18866382A JPS5978395A (ja) | 1982-10-27 | 1982-10-27 | マトリクス型液晶表示装置の駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5978395A JPS5978395A (ja) | 1984-05-07 |
| JPH0458037B2 true JPH0458037B2 (ja) | 1992-09-16 |
Family
ID=16227667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18866382A Granted JPS5978395A (ja) | 1982-10-27 | 1982-10-27 | マトリクス型液晶表示装置の駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5978395A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2646523B2 (ja) * | 1984-10-26 | 1997-08-27 | 旭硝子株式会社 | 画像表示装置 |
| JPS6298393A (ja) * | 1985-10-25 | 1987-05-07 | 株式会社東芝 | 表示駆動用集積回路 |
| US7212181B1 (en) | 1989-03-20 | 2007-05-01 | Hitachi, Ltd. | Multi-tone display device |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3716658A (en) * | 1967-06-13 | 1973-02-13 | M Rackman | Liquid-crystal television display system |
| JPS5531371A (en) * | 1978-08-29 | 1980-03-05 | Seiko Epson Corp | Liquid crystal driving circuit |
| JPS57122493A (en) * | 1981-01-22 | 1982-07-30 | Seiko Instr & Electronics | Drive circuit for multiplex crystal liquid display device |
-
1982
- 1982-10-27 JP JP18866382A patent/JPS5978395A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5978395A (ja) | 1984-05-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6628259B2 (en) | Device circuit of display unit | |
| JP2862592B2 (ja) | ディスプレイ装置 | |
| KR100897460B1 (ko) | 휴대용 전자기기 | |
| JPH06130910A (ja) | マトリクス型表示装置，マトリクス型表示制御装置及びマトリクス型表示駆動装置 | |
| JPH08329696A (ja) | 集積回路 | |
| TW420798B (en) | Gate driving circuit in liquid crystal display | |
| JPH04294390A (ja) | 走査回路 | |
| JPH08137430A (ja) | 半導体集積回路 | |
| JP2003084721A (ja) | 表示装置用駆動回路装置とそれを利用した表示装置 | |
| KR19980015234A (ko) | 액정 표시 장치의 듀얼 클럭 소스 구동회로 | |
| JPS6353558B2 (ja) | ||
| JPH0458037B2 (ja) | ||
| JP2001109437A (ja) | 液晶パネルの駆動回路及び液晶制御信号発生回路とそれらを備えた液晶表示装置及び液晶表示装置の制御方法 | |
| TWI441133B (zh) | 影像顯示系統與閘極驅動電路 | |
| US4918657A (en) | Semiconductor memory device provided with an improved precharge and enable control circuit | |
| JP2004272208A (ja) | 液晶表示装置の駆動装置 | |
| JPH08278479A (ja) | 表示信号インターフェース方式 | |
| CN100449604C (zh) | 移位寄存器电路及搭载该电路的显示器装置 | |
| JPH10207434A (ja) | 液晶表示装置 | |
| JP3872747B2 (ja) | カスケード接続回路およびその回路を備えた電子装置 | |
| JPH1055157A (ja) | ディスプレイ・データの水平スクロール方式 | |
| JPH0744124A (ja) | マトリクス型表示駆動装置及びマトリクス型表示装置 | |
| KR950001175B1 (ko) | 개선된 데이타 시프트 레지스터 | |
| JPH0469392B2 (ja) | ||
| JP2002189439A (ja) | データラッチ回路および液晶表示装置 |