JPS6033732A - 遅延回路 - Google Patents
遅延回路Info
- Publication number
- JPS6033732A JPS6033732A JP58142910A JP14291083A JPS6033732A JP S6033732 A JPS6033732 A JP S6033732A JP 58142910 A JP58142910 A JP 58142910A JP 14291083 A JP14291083 A JP 14291083A JP S6033732 A JPS6033732 A JP S6033732A
- Authority
- JP
- Japan
- Prior art keywords
- operational amplifier
- injector current
- delay time
- injector
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000000694 effects Effects 0.000 abstract description 2
- 238000009825 accumulation Methods 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は人力パルスを遅延する遅延回路に関する。
従来、遅延回路は、ゲートを縦続接続するか、あるいは
、ＦＬ （Ｉｎｔｅｇｒａｔｅｄ Ｉｎｊｅｃｔｉｏｎ
Ｌｏｇｉｃ ）素子のインジェクタ電流を変えること
によるものである。前者は論理素子自体の製造上のバラ
ツキがあり、また遅延時間の分解能が論理素子１個分の
遅延時間に限定されてしまう欠点がある。後者は、イン
ジェクタ電流を可変して正確な遅延時間が得られるが、
調整する手段が必要となる。
、ＦＬ （Ｉｎｔｅｇｒａｔｅｄ Ｉｎｊｅｃｔｉｏｎ
Ｌｏｇｉｃ ）素子のインジェクタ電流を変えること
によるものである。前者は論理素子自体の製造上のバラ
ツキがあり、また遅延時間の分解能が論理素子１個分の
遅延時間に限定されてしまう欠点がある。後者は、イン
ジェクタ電流を可変して正確な遅延時間が得られるが、
調整する手段が必要となる。
本発明の目的は、遅延時間を容易に可変でき、電源変動
、温度変動にｉｔとんど影響されない遅延回路を提供す
ることにある。
、温度変動にｉｔとんど影響されない遅延回路を提供す
ることにある。
本発明の遅延回路は、電源に基準電圧源の一端を接続し
、前記基準電圧源の他端を演算増幅器の正相端子へ接続
し、前記演算増幅器の出力をトランジスタのペースに接
続し、そのトランジスタのエミッタを前記演算増幅器の
逆相端子に接続し、前記トランジスタのコレクタを１２
Ｌ論理素子のインジェクタに接続し、前記トランジスタ
のエミッタと前記電源との間に抵抗を縦続接続し、前記
抵抗のそれぞれに並列にアナログスイッチを接続し。
、前記基準電圧源の他端を演算増幅器の正相端子へ接続
し、前記演算増幅器の出力をトランジスタのペースに接
続し、そのトランジスタのエミッタを前記演算増幅器の
逆相端子に接続し、前記トランジスタのコレクタを１２
Ｌ論理素子のインジェクタに接続し、前記トランジスタ
のエミッタと前記電源との間に抵抗を縦続接続し、前記
抵抗のそれぞれに並列にアナログスイッチを接続し。
前記アナログスイッチの入力端子にディジタル信号を与
えることによって前記Ｉ”Ｌ論理素子の遅延時間を設定
することを特徴とする。
えることによって前記Ｉ”Ｌ論理素子の遅延時間を設定
することを特徴とする。
Ｉ”Ｌ論理素子の遅延時間は一般に空乏層容量。
寄生容量、負荷容量の充放電に要する時間遅れｔｐｄｌ
と少数キャリアの蓄積効果によるスイッチング時間の
遅れ１ｐｄ、との基本要素からなっている。
と少数キャリアの蓄積効果によるスイッチング時間の
遅れ１ｐｄ、との基本要素からなっている。
インジェクタ電流の低いところではｔｐｄ□が支配的で
あり、一方、インジェクタ電流の高いところではｔ、。
あり、一方、インジェクタ電流の高いところではｔ、。
が支配的である。ｔｐｄｌ は、論理振幅をΔＶ、実効
的な容量総和をΣＣ，Ｉ。をインジェクタ電となる。
的な容量総和をΣＣ，Ｉ。をインジェクタ電となる。
第１図に本発明の実施例會示す。Ｉ”Ｌ論理素子Ｑ６．
Ｑ７Ｕインバータ全栴成し、素子Ｑ６のエミッタにイン
ジェクタ電流を注入することによって活性化される。演
算増幅器Ａ、基準電圧源ＶＴ＊ｆ ｓインジェクタ電流
を設定するＲ１−Ｒ４の抵抗。
Ｑ７Ｕインバータ全栴成し、素子Ｑ６のエミッタにイン
ジェクタ電流を注入することによって活性化される。演
算増幅器Ａ、基準電圧源ＶＴ＊ｆ ｓインジェクタ電流
を設定するＲ１−Ｒ４の抵抗。
Ｒ１〜Ｒ４ｆ短絡させるアナログスイッチＱ１〜Ｑ４．
その４ビツトのディジタル入力Ａ１〜Ａ４゜インジェク
タ電流駆動トランジスタＱ５より素子Ｑ６にインジェク
タ電流を供給する。素子Ｑ５にＰチャンネルＭＯ８ＦＥ
Ｔでもよい。第１図の素子Ｑ５から出力されるインジェ
クタ電流工。はとなる。定数ａｎｔｉディジタル入力Ａ
ＩがＬレベルのとき、Ｏ，ＡＩがＨレベルのとき１を示
す。
その４ビツトのディジタル入力Ａ１〜Ａ４゜インジェク
タ電流駆動トランジスタＱ５より素子Ｑ６にインジェク
タ電流を供給する。素子Ｑ５にＰチャンネルＭＯ８ＦＥ
Ｔでもよい。第１図の素子Ｑ５から出力されるインジェ
クタ電流工。はとなる。定数ａｎｔｉディジタル入力Ａ
ＩがＬレベルのとき、Ｏ，ＡＩがＨレベルのとき１を示
す。
従って、Ｉ”Ｌ論理素子Ｑ６．Ｑ７の遅延時間となる。
従って、ディジタル人力潟〜Ａ４を接地にするかＨレベ
ルにするかによってＳ ａＸの値を設定できるので、遅
延時間全可変にすることができる。
ルにするかによってＳ ａＸの値を設定できるので、遅
延時間全可変にすることができる。
こ仁で、 Ｒｉ を重みづけして
Ｒｉ ＝２ｉ−１−Ｒｏ（ｉ＝ｌ、 ２−４ ＞ ＜４
）に設定すれば、遅延時間の設定範囲幅Ｓは分解能ｔ、
、１ （ｍｉｎ）は となる。この例では、最小可変遅延時間の１５倍までの
変化量を得ることができる。更に、調整幅を広げるには
、ディジタル入力ビツト数を増やせばよい。
）に設定すれば、遅延時間の設定範囲幅Ｓは分解能ｔ、
、１ （ｍｉｎ）は となる。この例では、最小可変遅延時間の１５倍までの
変化量を得ることができる。更に、調整幅を広げるには
、ディジタル入力ビツト数を増やせばよい。
また、インジェクタ電流は演算増幅器Ａを用いた定電流
源構成になっており、例えばＶｒｅｌにバンドギャップ
型定電圧源を用いれば温度変動、電源変動の影響を受け
ない極めて安定なインジェクタ電流をＩＩＬ論理素子に
供給することができる。
源構成になっており、例えばＶｒｅｌにバンドギャップ
型定電圧源を用いれば温度変動、電源変動の影響を受け
ない極めて安定なインジェクタ電流をＩＩＬ論理素子に
供給することができる。
また、この回路は集積回路化が容易なので、Ｒ１−Ｒ４
を拡散抵抗で作れば、約２０００〜３０００ｐｐｍの温
度係数が得られ、その結果論理振幅ΔＶの温度係数的−
３０ＵＯｐｐｒｏと橿」ち消し合うことから温度特性の
優れた集撫化可変遅蝿時間回路を作ることができるとい
う利点もある。
を拡散抵抗で作れば、約２０００〜３０００ｐｐｍの温
度係数が得られ、その結果論理振幅ΔＶの温度係数的−
３０ＵＯｐｐｒｏと橿」ち消し合うことから温度特性の
優れた集撫化可変遅蝿時間回路を作ることができるとい
う利点もある。
本発明によれば、遅延時間を容易に再製でき、電源変動
、温度変動に１１とんど影響されない連化回路を実現で
きる。
、温度変動に１１とんど影響されない連化回路を実現で
きる。
第１図は本発明の実施例を示ず回路図である。
Ａ・・・・・・演算増幅器、Ｋｌ〜Ｒ４・・・・・・イ
ンジェクタ電流設定抵抗％ Ｖｒｅｌ・・・・・・基準
電圧源、Ｑ１〜Ｑ４・・・・・・アナログスイッチ、λ
１〜Ｘ４・・・・・・ディジタル入力、Ｑ５・・・・・
・インジェクタ電流駆動トランジスタ、Ｑ６− Ｑ’ｉ
・・・・・・Ｉ２Ｌ・・・・・・論理素子、＋■・・・
・・・電源電圧。
ンジェクタ電流設定抵抗％ Ｖｒｅｌ・・・・・・基準
電圧源、Ｑ１〜Ｑ４・・・・・・アナログスイッチ、λ
１〜Ｘ４・・・・・・ディジタル入力、Ｑ５・・・・・
・インジェクタ電流駆動トランジスタ、Ｑ６− Ｑ’ｉ
・・・・・・Ｉ２Ｌ・・・・・・論理素子、＋■・・・
・・・電源電圧。
Claims (1)
- 電源に基準電圧源の一端を接続し、前記基準電圧源の他
端を演算増幅器の正相端子へ接続し、前記演算増幅器の
出力をトランジスタのベースに接続し、そのトランジス
タのエミッタを前記演算増幅器の逆相端子に接続し、前
記トランジスタのコレクタ？Ｉ２Ｌ論理素子のインジェ
クタに接続し、前記トランジスタのエミッタと前記電源
との間に抵抗を縦続接続し、前記抵抗のそれぞれに並列
にアナログスイッチケ接続し、前記アナログスイッチの
入力端子にディジタル信号を与えることによって前記Ｉ
”Ｌ論理素子の遅延時間を設定することを特徴とする遅
延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58142910A JPS6033732A (ja) | 1983-08-04 | 1983-08-04 | 遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58142910A JPS6033732A (ja) | 1983-08-04 | 1983-08-04 | 遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6033732A true JPS6033732A (ja) | 1985-02-21 |
Family
ID=15326455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58142910A Pending JPS6033732A (ja) | 1983-08-04 | 1983-08-04 | 遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6033732A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6276816A (ja) * | 1985-09-30 | 1987-04-08 | Hitachi Ltd | Ｉｉｌ回路の電源回路 |
| US5059837A (en) * | 1989-02-13 | 1991-10-22 | Ibm | Data dependent variable time delay circuit |
| US5182468A (en) * | 1989-02-13 | 1993-01-26 | Ibm Corporation | Current limiting clamp circuit |
-
1983
- 1983-08-04 JP JP58142910A patent/JPS6033732A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6276816A (ja) * | 1985-09-30 | 1987-04-08 | Hitachi Ltd | Ｉｉｌ回路の電源回路 |
| US5059837A (en) * | 1989-02-13 | 1991-10-22 | Ibm | Data dependent variable time delay circuit |
| US5182468A (en) * | 1989-02-13 | 1993-01-26 | Ibm Corporation | Current limiting clamp circuit |
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