JPS6034037A

JPS6034037A - 半導体集積回路

Info

Publication number: JPS6034037A
Application number: JP58144062A
Authority: JP
Inventors: Shoichi Tanaka; 正一田中
Original assignee: Individual
Current assignee: Individual
Priority date: 1983-08-05
Filing date: 1983-08-05
Publication date: 1985-02-21

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】技術分野本発明はデジタル集積回路に関し、特にその欠陥救済技
術に関する。

背景技術コンピユータ等に使用されるデジタル集積回路がＡＬＵ
、レジスタ、入出力バツフア等の論理ユニツトとＲＯＭ
、ＲＡＭ等のメモリユニツトによつて構成される事は公
知である。集積密度とチップ面積の増加によつて、デジ
タルＬＳＩの機能は大巾に向上するが、その歩留まりは
欠陥の発生によつて低下する。従来、比較的に単純な論
理構造を持つメモリの歩留まり向上のために、多くの欠
陥救済技術が提案されている。第１のメモリ欠陥救済技
術は不良アドレス／予備アドレス変換法である。不良セ
ルを含む記憶ブロツクのアドレス（不良アドレスと略称
される。）を良品である予備の記憶ブロツクのアドレス
（予備アドレスと略称される。）に変換する。米国特出
１９６９年８２４９１４号、米国特出１９７１年１７２
８００号はその先行技術例である。第２のメモリの欠陥
救済技術はアドレス縮少法である。メモリのアドレス変
更によつて、その不良アドレスはアクセスされないアド
レス（禁止アドレスと略称される。）に変換される。そ
の禁止アドレス以外のアドレスをアクセスする事によつ
て、実質的に縮少された良品のメモリが作られる。米国
特出１９７１年１９８８６９号はその先行技術例である
。第３のメモリの欠陥救済技術は多重化メモリ法である
。同じ記憶容量を持つ２個のメモリを並列にアクセスす
る多重化メモリ法は２重化メモリ法と呼ばれる。

２個のメモリの出力データ線をオア接続する事によつて
０欠陥救済形２重化メモリが構成される。

特開５１−１４６１２９は１欠陥救済形２重化メモリを
開示する。さらに、この先行技術はコラムデコーダまた
はローデコーダに入力するアドレス線を入れ替える事に
よつて、不良アドレスの重複を防止する事を開示する。

同じ記憶容量を持つ３個のメモリを並列にアクセスする
多重化メモリ法は多数決メモリ法と呼ばれる。本明細書
において、０欠陥はデータ線出力が常に０になる欠陥で
あり、１欠陥はデータ線出力が常に１になる欠陥である
。特開５６−３８８５０、３７９００、９４５９４は本
出願人によつて出願された先行技術例である。

発明の開示たとえばマイクロコンピユータ等において、システムを
ウエハ上に塔載できれば、パツケージコストとプリント
基板コストが節約できる他、伝送スピードが早くなり、
ライン駆動電流と混入ノイズが減少し、電力消費が減少
し、重量と容積が軽減できるであろう。しかし、上記の
先行技術にも関らず、デジタルＬＳＩのチツプ面積の増
加は限界があり、その集積素子数の最大値は現状におい
て数十万素子程度であつた。それは上記の先行技術が複
雑であり、そのハードウエア及びソフトウエアの付加コ
ストが大きかつたからである。メモリの欠陥救済コスト
はその歩留まり改善によるコスト節約分より小さい必要
がある。さらに、アクセス時間と電力消費とパツケージ
の大きさは許容限度以上に増加してはならない。しかし
、上記の条件を解決する事はかなりむずかしい。たとえ
ば第１の欠陥救済技術において、アドレス変換回路と良
品である予備メモリを必要とし、電力消費とアクセス時
間を増加する。第２の欠陥救済技術におてい、アドレス
変換回路が必要になり、１／２縮少または１／４縮少以
外はアクセスが複雑になる。しかし、１／２縮少または
１／４縮少は記憶容量当りのチツプ面積と消費電力が大
きくなり過ぎる。第３の欠陥救済技術において、回路負
担とアクセス時間の増加は最小になるが、救済できる欠
陥は限定され、チツプ面積と消費電力は倍増する。上記
の様に従来の欠陥救済技術は改善されるべき多くの問題
を持つている。メモリの他に論理回路においても問題は
同様に困難であつた。本発明は上記の問題を改善するた
めになされた。本発明の第１の目的はデジタルＬＳＩの
欠陥救済技術の改善である。本発明の第２の目的は集積
メモリの歩留まりの改善である。本発明の第３の目的は
集積論理回路の歩留まりの改善である。本発明の第４の
目的は５００ｍｍ２以上のチツプ面積を持つデジタルＬ
ＳＩまたはマイクロコンピユーターの開発である。本発
明の第５の目的はウエハサイズのマイクロコンピユータ
ーの開発である。上記の目的を達成するために、本発明
は複数の独立発明を開示する。各独立発明は共通の目的
と深い相互関係を持ち、一緒に実施する事によつて、相
乗的な効果を発生するので本明細書によつて一緒に開示
される。たとえば、ウエハ・コンピユータの欠陥救済は
非常に困難な技術的・経済的問題を発生するが、その問
題は本発明によつて大巾に改善される。各独立発明の特
徴と効果が以下に開示される。

独立発明１、（クレーム１）集積回路（以下において、ＬＳＩと略称される。

）のチツプ面積の増加は欠陥救済技術の使用にも関らず
、ＬＳＩの歩留まりを低下させる。ただし、ＬＳＩのチ
ツプ面積は非常に大きい（たとえば、４００ｍｍ２以上
）と仮定する。その結果、このＬＳＩのコストは欠陥救
済コストと低歩留まりによつて非常に大きくなる。その
結果、パツケージコストとプリント基板コストが小さく
なつても全体としてコストアツプになつてしまう。本発
明は上記の欠点を改善するために、上記のＬＳＩを複数
のＬＳＩユニツトによつて構成し、そして、テストに不
合格になつたＬＳＩを分割し、良品のＬＳＩユニツトを
再使用する事を特徴とする。もちろん、ＬＳＩ及びＬＳ
Ｉユニツトに欠陥救済技術を応用する事は可能である。

このようにすれば総合歩留まりは大巾に改善されるので
、４００ｍｍ２以上のチツプまたはウエハ上に上記のＬ
ＳＩを塔載する事が経済的に可能になる。本発明のＬＳ
Ｉユニツトは通常のチツプと同様に電源端子と制御端子
とアドレス／データ等の情報端子を持つ必要がある。た
とえば、ＬＳＩユニツトの収率を５０％、ＬＳＩの収率
を２０％とする時、本発明の使用によつてＬＳＩユニツ
トの使用率は２．５倍になる。１実施例において、ＬＳ
Ｉユニツトは６４ＫＣＭＯＳスタチツクＲＡＭであり、
ＬＳＩは１２８個のＬＳＩユニツトを持つ１／２ウエハ
（ハーフウエハ）メモリである。さらに本発明によれば
、ＬＳＩのパツケージコストとプリント基板コストが安
くなり、小形軽量なＬＳＩを製造する事が可能になる。

従属発明１、（クレーム２）好ましい実施例において、テストに合格した大型チツプ
またはウエハ上に電極線が配設され、そして、ＬＳＩユ
ニツトの１部または全部は上記の電極線に接続される。

そして、テストに合格しない大型チツプまたはウエハは
ＬＳＩユニツトに分割され、良品のＬＳＩユニツトはパ
ツケージに収納されて、その端子はパツケージの電極ピ
ンに接続される。

独立発明２、（クレーム３）欠陥救済技術を使用する従来の大面積ＬＳＩの他の問題
は電力消費の増加である。たとえば、簡単な回路構造を
持つために有益な２重化メモリ法は２倍の電力消費を必
要とする。さらに、ＰＮ接合またはＭＯＳ絶縁膜の不良
が発生すると大きな短絡電流が流れ、有害な発熱と電力
損失を発生する。本発明は上記の欠点を改善するために
、ＬＳＩを複数のＬＳＩユニツトによつて構成し、各Ｌ
ＳＩユニツトは独立の電源端子を持ち、そして不良また
は不使用ＬＳＩユニツトの電源端子への給電をカツトす
る事を特徴とする。このようにすれば、大面積ＬＳＩの
電力消費を大巾に節減できる。

本発明の第２の利点は同一機能を持ち、並列に接続され
た複数のＬＳＩユニツトにおいて、不良ＬＳＩユニツト
への給電をカツトする事によつて、欠陥を救済できる事
である。従来の欠陥救済技術である多重化メモリ法また
は多重化ロジツク法において、メモリまたはロジツク（
論理回路）のうち、不良のメモリまたはロジツクから出
力されるデータをカツトしていた。この方法によれば、
データの出力回路は複雑になり、出力データの遅延時間
は増加する。

従属発明１、（クレーム４）好ましい実施例において、選択さわた不良ＬＳＩユニツ
トの電源端子は電源線からカツトされるかまたは一定電
位（たとえば基板電位）を持つ／電源線に接続される。

従属発明２、（クレーム５）好ましい実施例において、ＬＳ１ユニツトのデータ出力
用トランジスタ（データバスドライブトランジスタ）は
上記の給電カツト時に高抵抗になる。このようにすれば
、多重化メモリまたは多重化ロジツクにおいて、メモリ
またはロジツク出力のワイヤドオア接続を採用できる。

たとえば、０欠陥救済形２重化メモリにおいて、１欠陥
セルを含む不良メモリユニツトの電源がカツトされる。

１欠陥救済形２重化メモリにおいて、０欠陥セルを含む
不良メモリユニツトの電源がカツトされる。

ワイヤドオア接続された多重化メモリ回路において、少
くとも１個の良品ロジツク回路があれば、他の並列ロジ
ツク回路または不良な並列ロジツク回路への給電は停止
できる。メモリユニツトまたはロジツクユニツトが多重
化されている時、このメモリユニツトまたはロジツクユ
ニツトを複数のサブユニツトに分割し、不良サブユニツ
トへの電源供給の停止も可能である。

独立発明３、（クレーム６）（クレーム７）背景技術の
項で説明された不良アドレス／予備アドレス変換技術ま
たはアドレス縮少技術においてメモリのアドレス端子に
入力するアドレスを変換する事によつて、不良アドレス
が禁止アドレスとなる。また、２重化メモリ法において
、重複する不良アドレスは救済できないので、２個のメ
モリのうち、どちらかのメモリに入力するアドレス線の
順番を変更する事によつて、不良アドレスの重複が回避
される。しかし、これらの方法はハードウエアまたはソ
フトウエアの負担が大きく、アクセス時間と電力消費に
悪い影響を及ぼした。本発明は上記の欠点を改善するた
めに、共通のアドレス線によつてアクセスされる複数個
のメモリユニツトがそれぞれ１個のユニツトセレクト端
子または１個または複数個のＩ／Ｏ端子を備え、そして
上記のユニツトセレクト端子（ＵＳ端子）またはＩ／Ｏ
端子が複数のユニツトセレクト線（ＵＳ線の１本に、ま
たは複数のＩ／Ｏ線の１本または複数本に任意に接続さ
れる事を特徴とする。ユニツトセレクト線はメモリに入
力するアドレスをデコードしたものである。このように
すれば、ＵＳ端子とＩ／Ｏ端子の接続変更によつて、簡
単に不良メモリユニツトを除く、良品メモリユニツトを
再配列できる。好ましい実施例において各メモリユニツ
トは１本のＵＳ端子と１〜８本のＩ／Ｏ端子を持つ。最
も好ましい実施例において、各メモリユニツトは１本の
ＵＳ端子と１本のＩ／Ｏ端子を持つ。本発明によれば、
ハードウエアまたはソフトウエアの負担を減らして、欠
陥メモリユニツトを除去できる。たとえば４本のＵＳ線
と４本のＩ／Ｏ線に隣接して３２個のメモリユニツト群
が配置され、各メモリユニツト群とアドレス端子Ａ０〜
Ａ１５には共通のアドレス線が接続される。

そして、１６個のメモリユニツトのＵＳ端子とＩ／Ｏ端
子を適当なＵＳ線とＩ／Ｏ線に接続する事によつて、１
メガビツトのメモリを作る事ができる。

従属発明１、（クレーム８）好ましい実施例において、共通のアドレスによつてアク
セスせれる上記の複数個のメモリユニツトは異なる半導
体基板上に作られる。もちろん、異なる半導体基板のＵ
Ｓ線とアドレス線とＩ／Ｏ線は相互接続される。このよ
うにすれば、半導体基板の組み合わせによつて、不良メ
モリユニツトの集中を防止できる。すなわち、良い歩留
まりの基板と悪い歩留まりの基板が組み合わせられる。

従属発明２、（クレーム９）好ましい実施例において、０欠陥が重複しない２個のメ
モリユニツトのＵＳ端子とＩ／Ｏ端子またはＵＳ端子ま
たはＩ／Ｏ端子が同一のＵＳ線またはＩ／Ｏ線に接続さ
れる。このようにすれば、０欠陥救済形２重化メモリの
歩留まりは大巾に向上する。

従属発明３、（クレーム１０）好ましい実施例において、１欠陥が重複しない２個のメ
モリユニツトのＵＳ端子とＩ／Ｏ端子またはＵＳ端子ま
たはＩ／Ｏ端子が同一のＵＳ線またはＩ／Ｏ線に接続さ
れる。そして、上記の２個のメモリユニツト内部におい
て、入力メモリデータと出力メモリデータは反転される
。このようにすれば１欠陥救済形２重化メモリの歩留ま
りは大巾に向上する。

独立発明４、（クレーム１１）従来の２重化メモリは等容量の２つの並列動作メモリの
出力データのＯＲ出力によつて０欠陥を処理し、さらに
より複雑な方法によつて１欠陥を処理する。しかし、第
１メモリが１欠陥を持ち、第２メモリが０欠陥を持つ様
な時に、欠陥救済は不可能だつた。本発明は上記の問題
を解決するために、並列動作する２つのメモリにおいて
、１欠陥を有する第１メモリの入出力データを反転し、
そして、０欠陥を有する第２メモリの入出力データは反
転せず、そして両者のＯＲ出力を発生させる事を特徴と
する。この様にすれば上記の問題は解決される。上記の
ＯＲ出力は第１、第２メモリ出力をバス（Ｉ／Ｏ線）に
接続するワイヤードオア方式によつて発生させる事が好
ましい。その結果、独立発明３と一緒に実施である。

独立発明５、（クレーム１２）従来の２重化メモリはいままでの説明の様に共通０欠陥
、共通１欠陥、混合欠陥のどれか１つの欠陥パタンだけ
を救済できるに過ぎないので、歩留まりは良くなかつた
。本発明はこの問題を解決するために、並列動作する２
個のメモリの入出力データ切換フユーズをそれぞれのメ
モリ（第１メモリと第２メモリ）に配設し、上記の欠陥
パタンによつて、フユーズを切り換える事によつて上記
の３種類の欠陥パタンのどれでもに対応できる様にする
事を特徴とする。すなわち、１欠陥を救済する時に、両
者の入出力データは反転され、０欠陥を救済する時に両
者の入出力データは反転されず、片方が１欠陥を持ち、
片方が０欠陥を持つ時に、１欠陥メモリの入出力データ
だけが反転される。そして、どのパタンにおいても第１
、第２メモリのデータ出力は最終的にＯＲ出力を発生す
る。このようにすれば、２重化メモリの歩留まりは大巾
に向上する。好ましい実施例において、第１、第２メモ
リの反転または非転出力はワイアドオア接続される。

独立発明６、（クレーム１３）従来の１欠陥救済形２重化メモリは入力データの反転を
必要とする。その結果、ＲＯＭにおいて、１欠陥の救済
はできなかつた。本発明は上記の欠点を改善するために
、同じ記憶容量を持ち、並列に動作する第１、第２メモ
リのアンド出力を発生する事を特徴とする。この様にす
れば、ＲＡＭまたはＲＯＭ等のメモリの１欠陥を救済で
きる。

従属発明１、（クレーム１４）好ましい実施例において、第１メモリのデータ出力と第
２メモリのデータ出力のＯＲ出力とＡＮＤ出力のどちら
かを選択できる様にフユーズ等の切替手段が配置される
。このようにすれば、０欠陥（共通０欠陥）と共通１欠
陥のどちらも救済できる。

共通従属発明１、（クレーム１５）好ましい実施例において、２重化メモリは複数のメモリ
ユニツトに分割され、各メモリユニツト学位で適当な欠
陥救済形式が選択される。そして、各メモリユニツトは
さらに複数のサブメモリユニツトに分割され、欠陥救済
できない不良のサブメモリユニツトは電源供給をカツト
される。ただし、上記の停電サブメモリユニツトと並列
動作する他のメモリユニツトの対応サブメモリユニツト
は良品である必要がある。このようにすれば、２重化メ
モリの歩留まりはさらに向上する上記の各独立発明の他の特徴と効果は以下の実施例によ
つて説明される。

発明を実施するための最良の形態図１は本発明の１実施例である。フルウエハＬＳＩであ
る半導体基板１の表面ＬＳ１ユニツト２がＸ，Ｙ方向に
配列されている。そして、各ＬＳＩユニツトの間にＸ方
向とＹ方向に延在する直線状の分離領域７が配置さわる
。半導体基板１はパツケージ３内に収納され、フルウエ
ハＬＳ１である１の電極端子はパツケージの電極ピンチ
に接続されている。ウエハＬＳ１の各ＬＳ１ユニツト２
はテストされ、使用できるウエハＬＳ１の各ＬＳ１ユニ
ツトはリングラフイ技術によつて相互配線される。テス
トに不合格のウエハＬＳ１は上記の分離領域７に沿つて
Ｘ方向とＹ方向にカツトされ、そしてＬＳ１ユニツトが
良品である半導体チツプはチツプパツケージに収納され
て使用される。

図２は図１のウエハパツケージ３とプリント基板６を接
続する端子台５を表わす。図３は図１のウエハＬＳ１の
ＬＳ１ユニツトを表わす平面図である。ＬＳ１ユニツト
２Ａと２Ｂはフユーズ１４を介して第１電源線（ＶＳＳ
）８Ａと第２電源線（ＶＣＣ）８Ｂから給電される。同
一機能を持つＬＳ１ユニツト２Ａは必要数より多く配置
され、そして、使用されないＬＳ１ユニツト２Ａのうち
の１部はフユーズの切断によつて給電されない。電気的
にまたはレーザーによつて短路または切断されるポリシ
リコンフユーズは広く使用されている。図４は図３の各
ＬＳＩユニツトのデータ出力端子を表わす。Ｉ／Ｏ線９
をドライブする出力トランジスタ１０Ａはエンハンスメ
ントトランジスタであり、電源供給をカツトされる時に
高抵抗になる様に設計される。図５は図４の変形実施例
であり、データ出力用トランジスタ１０Ａとデータ出力
制御用トランジスタ１０Ｂが直列に接続されている。

図４または図５において、トランジスタ１０Ａまたは１
０Ｂが停電時に高抵抗になる事によつて多重化回路のワ
イヤードオア接続が可能になる。図６はＬＳ１ユニツト
２（Ａ〜Ｄ）が６４ＫＲＡＭであるウエハＬＳ１である
１５（Ａ，Ｂ）を表わす。ウエハ１５Ａにおいて、メモ
リ２Ａと２Ｂはフユーズを介してそれぞれユニツトセレ
クト線１１の１本とＩ／Ｏ線１２の１本に接続される。

同様に、ウエハ１５Ｂにおいて、メモリ２Ｃと２ＤもＵ
Ｓ線１１の１本とＩ／Ｏ線１２の１本にそれぞれフユー
ズ１４を介して接続される。フユーズ１４は複数のＵＳ
線またはＩ／Ｏ線の任意の１本をメモリユニツトに接続
する。各メモリユニツト２（Ａ〜Ｄ）には同一のアドレ
ス線Ａ０〜Ａ１５からアドレスが入力される。１３Ａは
ＵＳ端子であり、１３ＢはＩ／Ｏ端子である。好ましい
実施例において、ＵＳ線１１とＩ／Ｏ線１２はそれぞれ
８本配置され、メモリユニツト２は６４個以上１６０個
以下だけ配置される。そして、良品のメモリユニツトだ
けが選択されて配列される。図７は図６のウエハメモリ
において、０欠陥を有する２個のメモリユニツト２Ｂと
２Ｋを同一のＵＳ線１１Ｅと同一のＩ／Ｏ線１２Ｃに接
続する事によつて０欠陥救済形２重化メモリを構成する
事を開示する。ただし、両者の０欠陥は重複しない。重
複しない０欠陥を持つ２個のメモリユニツトは多くのメ
モリユニツトの中から選択できるので、歩留まりは大巾
に向上する。図８は図６のウエハメモリにおいて、１欠
陥を有する２個のメモリユニツト２Ｃと２Ｎを同一のＵ
Ｓ線１１Ｅと同一のＩ／Ｏ線１２Ｃに接続する事によつ
て１欠陥救済形２重化メモリを構成する事を開示する。

ただし、両者の１欠陥は重複しない。ただし、データ入
出力端子１３Ｂの前または後において、入出力データは
インバータ１６Ａ、１６Ｂによつて反転される。そして
メモリユニツト２Ｃと２Ｎのデータ出力はワイアドオア
接続される。このようにすれば、重複しない１欠陥を持
つ２個のメモリユニツトは多くのメモリユニツトの中か
ら選択できるので、歩留まりは大巾に向上する。図９は
１欠陥を持つメモリユニツト２Ａと０欠陥を持つメモリ
ユニツト２Ｂによつて、２重化メモリを構成する事を開
示する。データ出力端子１８Ａから入力するデータはイ
ンバータ１６Ｂによつて反転された後でメモリユニツト
２Ａに書き込まれる。そして、２Ａから読み出されたデ
ータはインバータ１６Ａで反転された後でＯＲ回路１７
によつて、メモリユニツト２Ｂのデータと計算され、Ｏ
Ｒ出力が発生される。ＯＲ回路１７の代わりにワイヤー
ドオア接続する事は可能である。図１０は図６において
、メモリユニツトが０欠陥救済形２重化メモリまたは１
欠陥救済形２重化メモリまたは混合欠陥救済形２重化メ
モリのどれかの形式を採用できる回路図である。上記の
３種類の２重化メモリは図７または図８または図９によ
つて説明されている。

ただし、切換フユーズ（または切換スイツチ）１９Ａと
１９Ｂはそのフユーズの接続されているメモリユニツト
（たとえば２Ａ）の入口と出口で同一の構造を取る必要
がある。すなわち、反転データを書き込む時にだけ反転
データを出力する必要がある。その結果、フユーズ１９
（Ａ、Ｂ）を制御する事によつて、図１０の２重化メモ
リが図７または図８または図９の回路になる事が理解さ
れるであろう。図７に開示される０欠陥救済形２重化メ
モリ法はＲＯＭに応用する事ができる。ただし、データ
入力回路は不要である。同様にＲＯＭに応用する事が好
ましい１欠陥救済形２重化メモリ法が以下に開示される
。ＲＯＭメモリユニツトＡとＲＯＭメモリユニツトＢの
データ出力はアンド回路に入力する。両者のアンド出力
を発生させる事により、ＲＯＭまたは他のメモリの１欠
陥を救済できる。図１１は２重化ＲＯＭを表わすブロツ
ク図である。１ＭビットＲＯＭである２（Ａ〜Ｄ）と２
（Ａ′〜Ｄ′）はそれぞれ同じ情報を記憶している。１
ＭＲＯＭ２Ａと１ＭＲＯＭ２Ａ′のデータ出力はオア回
路２０とアンド回路２１に入力し、回路２０と回路２１
の出力は切換フユーズ１９を通つて、ＯＲ出力またはア
ンド出力のどちらかだけがＩ／Ｏ線１２に出力される。

２Ｂ〜２Ｄと２Ｂ′〜２Ｄ′の他のメモリユニツトも同
じ動作をする。各メモリユニツトの出力はＩ／Ｏ線１２
にワイヤドオア接続される。２（Ａ，Ａ′）と２（Ｂ，
Ｂ′）と２（Ｃ，Ｃ′）と２（Ｄ，Ｄ′）は共通のアド
レス線に接続され、そして２ビツトのアドレスだけがデ
コードされて各メモリユニツトのユニツトセレクト端子
に送られる。２Ａが救済不可能であり、２Ａ′が良品で
ある時、２Ａへの電源供給は停止される。そして、２Ａ
が０を出力する時にオア回路が活かされ、２Ａ′が１を
出力する時にアンド回路が活かされる。さらに、１Ｍビ
ツトの容量を持つ各メモリユニツトはそれぞれ６４Ｋビ
ツトの容量を持つ１６個のサブメモリユニツトに分割さ
れる。そして、２Ａの１個のサブメモリユニツトが救済
不可能である時に、その電源供給はカツトされる。ただ
し、上記の停電サブメモリユニツトに対応する２Ａ′の
サブメモリユニツトは良品である必要がある。独立発明
１の使用によつて、ウエハコンピユータからメモリ（Ｒ
ＡＭ、ＲＯＭ）とＣＰＵ等のチツプが再生産される。独
立発明２の使用によつて、ロジツク（ＣＰＵ等）、メモ
リの歩留まりが向上する。独立発明３の使用によつて、
ＲＡＭの歩留まりが向上する。さらにその従属発明１の
使用によつて、ロジツク、ＲＯＭの歩留まりが向上する
。独立発明２において、並列動作する複数のＬＳ１ユニ
ツトを複数の半導体基板に分散する事によつて、ロジツ
ク、ＲＯＭの歩留まりが向上する。これは多数の半導体
基板の中から好ましい組み合せを選択できるからである
。もちろん、この場合も不要なＬＳ１ユニツトへの電源
供給はカツトできる。独立発明４はＲＡＭの歩留まりを
向上させる。独立発明５はＲＡＭの歩留まりを向上させ
る。独立発明６はＲＡＭとＲＯＭの歩留まりを向上させ
る。結局、これらの独立発明を使用する事によつて、ウ
エハサイズのマイクロコンピユータを製造できる。なお
、本発明のＲＡＭメモリユニツトにさらに冗長ビツト線
または冗長ワード線等の従来の欠陥救済技術を使用する
事は可能である。

【図面の簡単な説明】

図１は本発明のフルウエハＬＳ１の平面図である。図２
は図１のウエハパツケージとプリント基板の接続を表わ
す断面図である。図３は図１のウエハＬＳ１の１部を表
わすブロツク図である。図４は図３のＬＳ１ユニツトの
データ出力回路図である。図５は図４の変形回路図であ
る。図６は本発明のメモリ接続法を表わすブロツク図で
ある。図７は本発明の０欠陥救済形２重化メモリのブロ
ツク図です。図８は本発明の１欠陥救済形２重化メモリ
のブロツク図である。図９は本発明の混合欠陥救済形２
重化メモリのブロツク図である。図１０は３種類の欠陥
パタンを救済できる２重化メモリのブロツク図である。図１０において、登録された不良アドレス情報によつて
、切り換えスイツチ１９Ａ、１９Ｂを切り換える事によ
つて、３種類の欠陥パタンの１つを任意に選択救済する
事ができる。図１１は本発明の２重化メモリのブロツク
図である。特許出願人　田中正一

Claims

【特許請求の範囲】

（１）、４００ｍｍ２以上の投影面積を持つ半導体基板
上に作られた集積回路（ＬＳ１）においてＸ方向とＹ方
向に直線状に延在する分離領域によつて分離される複数
のＬＳ１ユニツトによつて上記のＬＳ１が構成され、テ
ストに不合格になつた上記の半導体基板は上記の分離領
域に沿つて分割され、そして分割されたＬＳ１ユニツト
のうち正常なチツプを再使用する事を特徴とする半導体
集積回路
（２）、テストに合格した上記の半導体基板上に絶縁膜
を介して電極線が配置され、１部または全部のＬＳ１ユ
ニツトは上記の電極線に接続される事を特徴とする第１
項記載の半導体集積回路。
（３）、同一機能を有する複数のＬＳ１ユニツトを備え
るＬＳ１において、同一機能を有する複数のＬＳ１ユニツトのうち、不良の
ＬＳ１ユニツトへの給電をカツトする事を特徴とするＬ
ＳＩ
（４）、不良ＬＳＩユニツトの電源端子は電源線からカ
ツトされるかまたは１電源線にのみ接続される事を特徴
とする第３項記載のＬＳＩ
（５）、上記の停電ＬＳ１のデータ出力用トランジスタ
は停電（給電カツト）時に高抵抗になる事を特徴とする
第３項記載のＬＳＩ
（６）、共通のアドレス線によつてアクセスされる複数
個のメモリユニツトを備える半導体集積メモリにおいて
、各メモリユニツトは１個のユニツトセレクト端子（ＵＳ
端子）、または１個または複数個のデータ入出力端子（
Ｉ／Ｏ端子）を備え、上記のＵＳ端子が複数のユニツト
セレクト線（ＵＳ線）の１本に接続されるかまたは上記
のＩ／Ｏ端子が複数のデータ線（Ｉ／Ｏ線）の１本また
は複数本に接続され、上記の接続を制御する事によつて
メモリユニツト配列を変更する事を特徴とする半導体集
積メモリ。
（７）、上記のＵＳ端子とＩ／Ｏ端子の両方を接続変更
する事によつて、良品メモリユニツトを配列する事を特
徴とする第６項記載の半導体集積メモリ。
（８）、上記の複数個のメモリユニツトは異なる半導体
基板上に作られる事を特徴とする第６項記載の半導体集
積メモリ。
（９）、重複しない０欠陥を持つ上記の２個のメモリユ
ニツトのＵＳ端子とＩ／Ｏ端子は同一のＵＳ線と同一の
Ｉ／Ｏ線に接続される事を特徴とする第６項記載の半導
体集積メモリ。
（１０）、重複しない１欠陥を持つ上記の２個のメモリ
ユニツトのＵＳ端子とＩ／Ｏ端子は同一のＵＳ線と同一
のＩ／Ｏ線に接続され、そして入力データと出力データ
は反転される事を特徴とする第６項記載の半導体集積メ
モリ。
（１１）、同じ記憶容量を持ち、並列に動作する２重化
メモリにおいて、１欠陥をする第１メモリの入出力データを反転し、０欠
陥を有する第２メモリの出力データと第１メモリの反転
出力データのＯＲ出力を発生する事を特徴とする２重化
メモリ。
（１２）、同じ記憶容量を持ち、並列に動作する２重化
メモリにおいて、第１または第２メモリの入出力データは反転されるかま
たは反転されないように切換スイツチまたは切換フユー
ズによつて選択される事を特徴とする２重化メモリ。
（１３）、同じ記憶容量を持ち、並列に動作する２重化
メモリにおいて。第１メモリと第２メモリが重複しない１欠陥を持つ時に
、両者の出力データのＡＮＤ出力を発生させる事を特徴
とする２重化メモリ。
（１４）、第１メモリと第２メモリのデータ出力のＯＲ
出力とＡＮＤ出力のどちらかを選択する事を特徴とする
第１３項記載の２重化メモリ。
（１５）、第１、第２メモリは複数のサブユニツトに分
割され、救済できない不良サブユニツトの電源供給はカ
ツトされる事を特徴とする第１２項と第１４項記載の２
重化メモリ