JPS6034053A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6034053A JPS6034053A JP58143365A JP14336583A JPS6034053A JP S6034053 A JPS6034053 A JP S6034053A JP 58143365 A JP58143365 A JP 58143365A JP 14336583 A JP14336583 A JP 14336583A JP S6034053 A JPS6034053 A JP S6034053A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- gate insulating
- electrode
- voltage
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は半導体装ｈ１に関し、特にＭＵＳ型入力保護装
置とＭＯ８型内部回路とを有する半導体装置に関する。
置とＭＯ８型内部回路とを有する半導体装置に関する。
一般に、ＭＯ８型トランジスタを含んで構成される集積
回路は、外部からサージ電圧が印加されると印加された
回路に使用されたトランジスタのゲート絶縁膜が容易に
破壊され、永久破壊を起すという欠点がある。
回路は、外部からサージ電圧が印加されると印加された
回路に使用されたトランジスタのゲート絶縁膜が容易に
破壊され、永久破壊を起すという欠点がある。
第１図（ａｔ 、 （ｂｌは従来の入力保護袋すのＭＯ
Ｂ型トランジスタと外部引出し電極部の平面図及び八−
に線断面図である。
Ｂ型トランジスタと外部引出し電極部の平面図及び八−
に線断面図である。
第１図（ａｌ 、 ｔｂ）に示すように、半導体基板１
には厚いフィールド酸化膜が形成され、ＭＯ８型トラン
ジスタ領域にはゲート絶縁膜２並びにソース領域１１が
形成されている。ゲート酸化膜２上にはゲート電極とし
てポリシリコン層３が形成され、このポリシリコン層３
は、この上に形成された絶縁膜４１例えばＳｉｎ、膜に
設けられた開口部５を介してアルミニウム（Ａｌ）配線
６により外部引出し電極７と電気的に接続されている。
には厚いフィールド酸化膜が形成され、ＭＯ８型トラン
ジスタ領域にはゲート絶縁膜２並びにソース領域１１が
形成されている。ゲート酸化膜２上にはゲート電極とし
てポリシリコン層３が形成され、このポリシリコン層３
は、この上に形成された絶縁膜４１例えばＳｉｎ、膜に
設けられた開口部５を介してアルミニウム（Ａｌ）配線
６により外部引出し電極７と電気的に接続されている。
このような従来の構造の入力保護トランジスタに外部よ
シサージ電圧が印加されると、すなわち半導体基板ｌと
外部引出し電極７の間にサージ電圧が加わると、この電
圧はＡｌ配線６からポリシリコン層３に加わシゲート絶
縁膜２の絶縁耐圧を超えるとゲート絶縁膜２は破壊され
、永久破壊を起すことがおるという欠点があった。
シサージ電圧が印加されると、すなわち半導体基板ｌと
外部引出し電極７の間にサージ電圧が加わると、この電
圧はＡｌ配線６からポリシリコン層３に加わシゲート絶
縁膜２の絶縁耐圧を超えるとゲート絶縁膜２は破壊され
、永久破壊を起すことがおるという欠点があった。
本発明の目的は、以上の欠点を除去し、外部引出し電極
と基板間に印加される高電圧より内部回路を保護し、し
かも嘔気的動作特性に影響を与えることがない信頼性の
高い半導体装置を提供することにある。
と基板間に印加される高電圧より内部回路を保護し、し
かも嘔気的動作特性に影響を与えることがない信頼性の
高い半導体装置を提供することにある。
本発明の半導体装置は、内部回路と入力端子との間に接
続されたＭＯ８型入力保護トランジスタを有する牛導体
装心において、前記Ｍ（ＪＳ型入力保護トランジスタの
ゲート絶縁膜に接する金属又は半導体よシなるゲート電
極を一方の電極とし。
続されたＭＯ８型入力保護トランジスタを有する牛導体
装心において、前記Ｍ（ＪＳ型入力保護トランジスタの
ゲート絶縁膜に接する金属又は半導体よシなるゲート電
極を一方の電極とし。
前記半導体基板を他方の１を極とし、前記二つの電極の
曲に存在せしめた気体を誘電体とするコンデンサを設け
て構成される。
曲に存在せしめた気体を誘電体とするコンデンサを設け
て構成される。
次に、本発明の実施例について図面を用いて説明する。
第２図（ａｌ 、 （ｂｌは本発明の一実施例の平面図
及び断面図である。
及び断面図である。
第２図（ａｌ 、 （ｂｌに示すように１本実施例では
ゲート絶縁膜２の一部を除去し、空間領域８を形成する
。これが第１図（ａｌ 、 （ｂｌに示した従来構這と
異なる主要点である。その他は第１図（ａ） 、 （ｂ
ｌと同じである。
ゲート絶縁膜２の一部を除去し、空間領域８を形成する
。これが第１図（ａｌ 、 （ｂｌに示した従来構這と
異なる主要点である。その他は第１図（ａ） 、 （ｂ
ｌと同じである。
この空間領域８はゲート絶縁膜２の上にポリシリコン層
３を形成した後、第２図［ａｌに示すゲート絶縁膜エツ
チング領域９の外側にマスクを設け。
３を形成した後、第２図［ａｌに示すゲート絶縁膜エツ
チング領域９の外側にマスクを設け。
ゲート絶縁膜エツチング領域９の内側のゲート絶縁膜を
エツチングにより取除くことにより形成することができ
る。
エツチングにより取除くことにより形成することができ
る。
この後、ポリシリコン層３とＡ７配線６を分離するため
に５ｉ（Ｊ２ 等の絶縁層４がＣＶＤ法により形成され
るが、ポリシリコン層がマスクとなる為ゲート絶縁膜エ
ツチング領域９のうちポリシリコン層３の下には５ｉ（
Ｊ２が付着しないので空間領域８が残ることになる。
に５ｉ（Ｊ２ 等の絶縁層４がＣＶＤ法により形成され
るが、ポリシリコン層がマスクとなる為ゲート絶縁膜エ
ツチング領域９のうちポリシリコン層３の下には５ｉ（
Ｊ２が付着しないので空間領域８が残ることになる。
従って１本実施例はＭＯ８型トランジヌタ構造であるが
、外部引出し電極７に半導体基板１とポリシリコン層３
を電極とし、空間領域８中の空気を誘電体とするコンデ
ンサと、 ５ｓ０２判成されたゲート絶縁膜２を誘電体
とするコンデンサの２つのコンデンサが並列に接続され
ていることになる。
、外部引出し電極７に半導体基板１とポリシリコン層３
を電極とし、空間領域８中の空気を誘電体とするコンデ
ンサと、 ５ｓ０２判成されたゲート絶縁膜２を誘電体
とするコンデンサの２つのコンデンサが並列に接続され
ていることになる。
一方、 Ｓｉｎ、膜の絶縁耐圧が〜１ｏ８ｖ／ｍ程度で
あるのに対し、空気の絶縁耐圧は〜１ｇ’Ｖ／ｍ程度で
ある。従って本実施例において外部引出し電極７にゲー
ト絶縁膜２の絶縁耐圧を超えるピーク値を持つサージ′
電圧が印加された場合、印加電圧がゲート絶縁膜２の絶
縁耐圧に達する前に空間領域８縁耐圧に達する為、これ
以上゛電圧は上がらず、′観菊は空間領域８を放電とい
う形で流れて行く。従って本実施例によれば、外部から
サージ電圧等の異常電圧が側屈印加されても入力保護ト
ランジスタを破壊することがない。
あるのに対し、空気の絶縁耐圧は〜１ｇ’Ｖ／ｍ程度で
ある。従って本実施例において外部引出し電極７にゲー
ト絶縁膜２の絶縁耐圧を超えるピーク値を持つサージ′
電圧が印加された場合、印加電圧がゲート絶縁膜２の絶
縁耐圧に達する前に空間領域８縁耐圧に達する為、これ
以上゛電圧は上がらず、′観菊は空間領域８を放電とい
う形で流れて行く。従って本実施例によれば、外部から
サージ電圧等の異常電圧が側屈印加されても入力保護ト
ランジスタを破壊することがない。
なお、本実施例では、本発明を人力保護トランジスタ部
に適用したが、気体を誘電体とするコンデンサを出力ト
ランジスタ部又は′亀諒端子に接続されるトランジスタ
に適用することにより外部引出電極と半導体基板に印加
される′電圧を核部で制限し、内部回路を保護すること
もできる。
に適用したが、気体を誘電体とするコンデンサを出力ト
ランジスタ部又は′亀諒端子に接続されるトランジスタ
に適用することにより外部引出電極と半導体基板に印加
される′電圧を核部で制限し、内部回路を保護すること
もできる。
また他の半導体装置において電圧を制限したい部分に本
発明を適用すれば電気的動作特性に悪影響を与えること
なく内部回路を保護することが可能な半導体装置が得ら
れる。
発明を適用すれば電気的動作特性に悪影響を与えること
なく内部回路を保護することが可能な半導体装置が得ら
れる。
以上説明したように、本発明によれば、外部引出し電極
と半導体基板間に印加される高電圧よシ内部回路を保護
し、しかも電気的動作特性に影響することがない信頼性
の高い牛導体装血が得られる。
と半導体基板間に印加される高電圧よシ内部回路を保護
し、しかも電気的動作特性に影響することがない信頼性
の高い牛導体装血が得られる。
【図面の簡単な説明】
第１図（ａｊ 、 ｆｂｌは従来の入力保護装ｂ：のＭ
Ｏ８型トランジスタと外部引出し電極部の平面図及びＡ
Ａ／線の断面図、第２図（ａｔ 、 （ｂ）は本発明の
−実施例の平面図及びＢ−Ｂ／線の断面図である。 ｌ ・・・半導体基板、２・・・・・・ゲート絶縁膜、
３・・・・・ポリシリコン層、４・・・・絶縁膜、５・
・・・開孔部。 ６・・・・・・アルミニウム配線、７・・・・・・外部
引出し電極。 ８・・・・・・空間領域、９・・・・・ゲート絶縁膜エ
ツチング領域、１０・・・・・ソース領域、１１・・・
・・・ドレイン領域。
Ｏ８型トランジスタと外部引出し電極部の平面図及びＡ
Ａ／線の断面図、第２図（ａｔ 、 （ｂ）は本発明の
−実施例の平面図及びＢ−Ｂ／線の断面図である。 ｌ ・・・半導体基板、２・・・・・・ゲート絶縁膜、
３・・・・・ポリシリコン層、４・・・・絶縁膜、５・
・・・開孔部。 ６・・・・・・アルミニウム配線、７・・・・・・外部
引出し電極。 ８・・・・・・空間領域、９・・・・・ゲート絶縁膜エ
ツチング領域、１０・・・・・ソース領域、１１・・・
・・・ドレイン領域。
Claims (1)
- 内部回路と、該内部回路と入力端子との間に接続された
ＭＯ８型入力保護トランジスタを有する半導体装置にお
いて、前記ＭＯ８型入力保護トランジスタのゲート絶縁
膜に接する金属又は半導体よシなるゲート電極を一方の
電極とし、前記半導体基板を他方の電極とし、前記二つ
の電極の間に存在せしめた気体を誘電体とするコンデン
サを設けたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58143365A JPS6034053A (ja) | 1983-08-05 | 1983-08-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58143365A JPS6034053A (ja) | 1983-08-05 | 1983-08-05 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6034053A true JPS6034053A (ja) | 1985-02-21 |
Family
ID=15337086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58143365A Pending JPS6034053A (ja) | 1983-08-05 | 1983-08-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6034053A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2717308A1 (fr) * | 1994-03-14 | 1995-09-15 | Sgs Thomson Microelectronics | Dispositif de protection contre des surtensions dans des circuits intégrés. |
| EP0899789A1 (de) * | 1997-08-23 | 1999-03-03 | Micronas Intermetall GmbH | Uberspannungsschutzelement |
| WO2005074027A3 (en) * | 2004-01-30 | 2006-12-07 | Philips Intellectual Property | Integrated circuit chip with electrostatic discharge protection device |
-
1983
- 1983-08-05 JP JP58143365A patent/JPS6034053A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2717308A1 (fr) * | 1994-03-14 | 1995-09-15 | Sgs Thomson Microelectronics | Dispositif de protection contre des surtensions dans des circuits intégrés. |
| EP0673068A1 (fr) * | 1994-03-14 | 1995-09-20 | STMicroelectronics S.A. | Dispositif de protection contre des surtensions dans des circuits intégrés |
| US5786613A (en) * | 1994-03-14 | 1998-07-28 | Sgs-Thomson Microelectronics S.A. | Integrated overvoltage protection device having electrodes separated by a gas-filled cavity |
| US5811330A (en) * | 1994-03-14 | 1998-09-22 | Sgs-Thomson Microelectronics S.A. | Method of fabricating an overvoltage protection device in integrated circuits |
| EP0899789A1 (de) * | 1997-08-23 | 1999-03-03 | Micronas Intermetall GmbH | Uberspannungsschutzelement |
| WO2005074027A3 (en) * | 2004-01-30 | 2006-12-07 | Philips Intellectual Property | Integrated circuit chip with electrostatic discharge protection device |
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