JPS6034054A - メモリｉｃモジユ−ル - Google Patents
メモリｉｃモジユ−ルInfo
- Publication number
- JPS6034054A JPS6034054A JP58142970A JP14297083A JPS6034054A JP S6034054 A JPS6034054 A JP S6034054A JP 58142970 A JP58142970 A JP 58142970A JP 14297083 A JP14297083 A JP 14297083A JP S6034054 A JPS6034054 A JP S6034054A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- terminal
- terminals
- module
- ics
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/40—Leadframes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/801—Interconnections on sidewalls of containers
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は２個のメモリＩＣを接続して形成されるメモリ
ＩＣモジュールの構成に関するものである。
ＩＣモジュールの構成に関するものである。
背景技術
要件が増加している。
従来のメモリＩＣの高密度実装の方法としては、第１図
に示すように、メモリチップをプーアル・インライン・
パッケージ（以下ＤＩＦと呼ぶ）に封入し、このＩ）Ｉ
Ｐ入シのメモリＩＣを２段に重ね、リードどうしを接触
部３で半田付けで接続する方法が行われていた。
に示すように、メモリチップをプーアル・インライン・
パッケージ（以下ＤＩＦと呼ぶ）に封入し、このＩ）Ｉ
Ｐ入シのメモリＩＣを２段に重ね、リードどうしを接触
部３で半田付けで接続する方法が行われていた。
この方法で、例えば１つのメモリＩＣに２５６ワード×
１ビツトのメモリチップが封入されている場合、これを
２段に重ねることにより５１２ワードｘ１ビツトのメモ
リＩＣモジュールを構成でき、このメモリＩＣモジュー
ルを基板に実装すると、同一面積で２倍のメモリ容量が
得られる高密度実装が可能となる。
１ビツトのメモリチップが封入されている場合、これを
２段に重ねることにより５１２ワードｘ１ビツトのメモ
リＩＣモジュールを構成でき、このメモリＩＣモジュー
ルを基板に実装すると、同一面積で２倍のメモリ容量が
得られる高密度実装が可能となる。
しかし、この従来の方法では、下のＤＩＰ入シフシメモ
リＩＣ上のＤＩＰ入りメモリＩＣとを２段に重ねるため
には、第２図に示すように、ビン配置の異なる２種類の
メモ＋７ Ｉ Ｃ４および５を準備しなくてはならなか
った。
リＩＣ上のＤＩＰ入りメモリＩＣとを２段に重ねるため
には、第２図に示すように、ビン配置の異なる２種類の
メモ＋７ Ｉ Ｃ４および５を準備しなくてはならなか
った。
このメモリＩＣ４と５とを２斐ねたとき、アドレスへ〇
〜Ａ７．データ入力ＤＩ、データ出力ＤＯ，ライトイネ
ーブルＷＥ、は夫々同位置にあるから、これらは上下の
ＡｏどうしＳＡｌどうしのように共通に接続される。テ
ップイネーブルＣＥ、。
〜Ａ７．データ入力ＤＩ、データ出力ＤＯ，ライトイネ
ーブルＷＥ、は夫々同位置にあるから、これらは上下の
ＡｏどうしＳＡｌどうしのように共通に接続される。テ
ップイネーブルＣＥ、。
ＣＥ、および出力イネーブルＯＥ１．ＯＥ２はそれぞれ
相手の開放端子Ｎ、Ｃに対応しているので、これらを接
続してもメモリ■Ｃ４およびメモリ■ｃ５を選択制御す
ることができる。
相手の開放端子Ｎ、Ｃに対応しているので、これらを接
続してもメモリ■Ｃ４およびメモリ■ｃ５を選択制御す
ることができる。
このように、従来の方法では、メモリチップをＤＩＰＫ
封入するときに、同じチップであｐながらメモリＩＣ４
，５のような２種類のＩＣを製造する必要があり、製造
工程や管理が複雑になるという欠点があった。
封入するときに、同じチップであｐながらメモリＩＣ４
，５のような２種類のＩＣを製造する必要があり、製造
工程や管理が複雑になるという欠点があった。
発明の開示
本発明の目的は、上述の欠点を解決し、１種類のＩＣの
みで構成可能なメモリＩＣモジュールを提供することに
ある。
みで構成可能なメモリＩＣモジュールを提供することに
ある。
本発明は上述の目的を達成するため、メモリテップをチ
ップキャリアのような端子位置が左右対称なパッケージ
に封入し、この左右対称な位置に、互いに異なる複数の
アドレス端子と、１対以上のデータ入力端子とデータ出
力端子の対とを割９つけた同一のメモリＩ Ｃ２個を、
互いに上下逆に重ね合せて、前記２個のメモリＩＣの相
異なるアドレス端子どうし、およびデータ入力端子、デ
ータ出力端子どうしを互いに接続する構成を採用するも
のである。
ップキャリアのような端子位置が左右対称なパッケージ
に封入し、この左右対称な位置に、互いに異なる複数の
アドレス端子と、１対以上のデータ入力端子とデータ出
力端子の対とを割９つけた同一のメモリＩ Ｃ２個を、
互いに上下逆に重ね合せて、前記２個のメモリＩＣの相
異なるアドレス端子どうし、およびデータ入力端子、デ
ータ出力端子どうしを互いに接続する構成を採用するも
のである。
本発明は上述のように構成するので、１種類のメモリＩ
Ｃを用いて、基板に対し高密度の実装が可能なメモリＩ
Ｃモジュールが得られるという効果がある。
Ｃを用いて、基板に対し高密度の実装が可能なメモリＩ
Ｃモジュールが得られるという効果がある。
発明を実施するための最良の形態
次に本発明の実施例について図面を参照して説明する。
第３図は本発明の第１の実施例に用いられるメモリＩＣ
６であり、２５６ワード×１ビツトのメモリチップがチ
ップキャリアのパッケージに封止板８によシ封止され、
１８個の外部接続端子をもりている。
６であり、２５６ワード×１ビツトのメモリチップがチ
ップキャリアのパッケージに封止板８によシ封止され、
１８個の外部接続端子をもりている。
メモ！Ｊ ＩＣ６の各端子７は、中心線Ｃ−Ｃ／に対し
て左右対称の位置にある。
て左右対称の位置にある。
アドレス端子Ａｏ−Ａ３はアドレス端子Ａ４〜Ａ７と対
称位置に、データ入力端子ＤＩはデータ出力端子ＤＯと
対称位置に割ｇ当てられている。
称位置に、データ入力端子ＤＩはデータ出力端子ＤＯと
対称位置に割ｇ当てられている。
制御信号端子ＣＥ 、ＯＢ 、ＷＥの対称位置は開放端
子Ｎ、Ｃとなっており、電源ｖｃｃ、グランドＧＮＤ端
子は中心線Ｃ−Ｃ／上にある。
子Ｎ、Ｃとなっており、電源ｖｃｃ、グランドＧＮＤ端
子は中心線Ｃ−Ｃ／上にある。
第４図は、第３図のメモリＩＣ６を逆向きに重ねて、本
発明のモジュールを構成する概念図である。メモリＩＣ
６Ａ 、６Ｂは同じもので、両者の中心線ｃ−ｃ’を一
致させて、互いの封止板８を対向させて重ね合わせ、各
端子７どうしが接続されている。
発明のモジュールを構成する概念図である。メモリＩＣ
６Ａ 、６Ｂは同じもので、両者の中心線ｃ−ｃ’を一
致させて、互いの封止板８を対向させて重ね合わせ、各
端子７どうしが接続されている。
第５図は本発明の第１の実施例のメモリＩＣモジュール
の端子機能図であシ、第４図のように構成接続されたも
のである。
の端子機能図であシ、第４図のように構成接続されたも
のである。
第５図において、アドレス端子Ａ’６ ”’−Ａ’７は
、例えばｉｌｏは６ＡのＡ６と６ＢのＡ４とが接続され
ている。このように接続した場合、上のチップの０番地
と下のチップのＯ番地とは、物理的には異なった位置の
セルをアクセスすることになるが、実使用上は何ら問題
ガい。
、例えばｉｌｏは６ＡのＡ６と６ＢのＡ４とが接続され
ている。このように接続した場合、上のチップの０番地
と下のチップのＯ番地とは、物理的には異なった位置の
セルをアクセスすることになるが、実使用上は何ら問題
ガい。
データ端子Ｉ１０１は６Ａのデ・−夕入力ＤＩと６Ｂの
データ出力ＤＯとが接続され、ｌ１０２は６ＡのＤＯと
６ＢのＤＩとが接続される。この場合も書込みと読出し
とは同時に行なわれないので、別のメモリＩＣのデータ
の入出力を共通にしても問題ない。
データ出力ＤＯとが接続され、ｌ１０２は６ＡのＤＯと
６ＢのＤＩとが接続される。この場合も書込みと読出し
とは同時に行なわれないので、別のメモリＩＣのデータ
の入出力を共通にしても問題ない。
Ｖｃｃ、ＧＮＤは６Ａ、６Ｂの対称の中心線上にあり両
者一致する。
者一致する。
制御信号端子ＣＥＩ 、ＣＥｚ 、ＯＥＩ 、ＣＥ２゜
ＷＥｌ、ＷＥｚはそれぞれ独立の端子をもっており、別
々に制御可能である。
ＷＥｌ、ＷＥｚはそれぞれ独立の端子をもっており、別
々に制御可能である。
以上に説明したように、本発明によれば、１種類のメモ
リＩＣを用いて、複合様能を有するメ毛ＩＪＩｃモジュ
ールを構成できるため、従来に比較して、製造が簡単に
なり、基板への高密度の実装が容易になる効果がある。
リＩＣを用いて、複合様能を有するメ毛ＩＪＩｃモジュ
ールを構成できるため、従来に比較して、製造が簡単に
なり、基板への高密度の実装が容易になる効果がある。
第６図は第２の実施例を示すもので、２５６ワード×８
ビツトのメモリＩＣが、２４端子のチップキャリアに封
入された場合である。ｖｃｃ−ＧＮＤ端子を中心線にも
ち、アドレスＡ。−Ａ７．データ出力端１００〜■１０
７をそれぞれ対称位置の端子に割り付けている。
ビツトのメモリＩＣが、２４端子のチップキャリアに封
入された場合である。ｖｃｃ−ＧＮＤ端子を中心線にも
ち、アドレスＡ。−Ａ７．データ出力端１００〜■１０
７をそれぞれ対称位置の端子に割り付けている。
この場合も２個のメモリＩＣをＶｃｃ −Ｇ Ｎ Ｄを
中心に逆に重ねて接続することにより、複合機能を有す
るメモ＋７ Ｉ Ｃモジ−−ルを構成することができる
。
中心に逆に重ねて接続することにより、複合機能を有す
るメモ＋７ Ｉ Ｃモジ−−ルを構成することができる
。
この時のメモＩＪ Ｉ Ｃモジ−−ルの端子機能を第７
図に示す。アドレス端子について＃′ｉ、第５図の例と
同じであり、データについてもＩｌｏ ７’は第１△ キャリアの工１００と第２のキャリアのｌ１０２とが接
続されることになるが、上下のチップのデータ端子の物
理的な位置は異なるが、機能は同じであるので問題ない
。
図に示す。アドレス端子について＃′ｉ、第５図の例と
同じであり、データについてもＩｌｏ ７’は第１△ キャリアの工１００と第２のキャリアのｌ１０２とが接
続されることになるが、上下のチップのデータ端子の物
理的な位置は異なるが、機能は同じであるので問題ない
。
この第２の実施例によれば、そのメモリ容量が大きいた
め、第１の実施例より更に高密度の実装が得られる効果
がある。
め、第１の実施例より更に高密度の実装が得られる効果
がある。
第１図は従来のメモリＩＣを２段に重ねて接続した例の
側面図、第２図は従来の例に必要な２種類のメモリＩＣ
の平面図、第３図は本発明の第１の実施例のメモ＋７
Ｉ Ｃの平面図、第４図は第３図のメモリＩＣをモジュ
ールに構成する概念斜視図、第５図は本発明の第１の実
施例の端子機能図、第６図は本発明の第２の実施例のメ
モＩＪ Ｉ Ｃの平面図、第７図は第２の実施例のメモ
リＩＣモジュールの端子機能図である。 １．２，４．５・・・・・・メモリＩＣｌ３・−・・・
・リード接触部、６，６Ａ、６Ｂ・・・・・・メモ！／
ＩＣ１７・・・・・一端子、８・・・・・・封止板、９
・・・・・・下面、Ａｏ−Ａ、・・・・・・アドレス端
子、ＤＩ・・・・・・データ入力端子、ＤＯ・・・・・
・データ出力端子、ＣＥ・・・・・・チップイネーブル
端子、ＯＢ・・・・・・出力イネーブル端子、ＷＥ・・
・・・・ライトイネーブル端子、Ｉｌｏ・・・・・・デ
ータ端子、■ＣＣ・・・・・・電源端子、Ｎ−Ｃ・・・
・・・開放端子、Ａ１０〜Ａ’７・・・・・６ＡのＡｏ
−Ａ３と６ＢのＡ、〜Ａ、との接続端子（′はモジュー
ル化された端子を示す）、ｌ１０１゜ｌ１０２．ＣＥＩ
、ＣＥ２．ＯＥＩ 、ＣＥ２ 、ＷＥｌ、ＷＥ２・・
・・・・モジュール化された端子、ＧＮＤ・・・・・・
グランド端子、 Ｃ−Ｃ’・−・・・・中心線。。 第′１図 第２圀 、： （Ｊ ｇ、 ｖ≧ 第３閃 筋４圀
側面図、第２図は従来の例に必要な２種類のメモリＩＣ
の平面図、第３図は本発明の第１の実施例のメモ＋７
Ｉ Ｃの平面図、第４図は第３図のメモリＩＣをモジュ
ールに構成する概念斜視図、第５図は本発明の第１の実
施例の端子機能図、第６図は本発明の第２の実施例のメ
モＩＪ Ｉ Ｃの平面図、第７図は第２の実施例のメモ
リＩＣモジュールの端子機能図である。 １．２，４．５・・・・・・メモリＩＣｌ３・−・・・
・リード接触部、６，６Ａ、６Ｂ・・・・・・メモ！／
ＩＣ１７・・・・・一端子、８・・・・・・封止板、９
・・・・・・下面、Ａｏ−Ａ、・・・・・・アドレス端
子、ＤＩ・・・・・・データ入力端子、ＤＯ・・・・・
・データ出力端子、ＣＥ・・・・・・チップイネーブル
端子、ＯＢ・・・・・・出力イネーブル端子、ＷＥ・・
・・・・ライトイネーブル端子、Ｉｌｏ・・・・・・デ
ータ端子、■ＣＣ・・・・・・電源端子、Ｎ−Ｃ・・・
・・・開放端子、Ａ１０〜Ａ’７・・・・・６ＡのＡｏ
−Ａ３と６ＢのＡ、〜Ａ、との接続端子（′はモジュー
ル化された端子を示す）、ｌ１０１゜ｌ１０２．ＣＥＩ
、ＣＥ２．ＯＥＩ 、ＣＥ２ 、ＷＥｌ、ＷＥ２・・
・・・・モジュール化された端子、ＧＮＤ・・・・・・
グランド端子、 Ｃ−Ｃ’・−・・・・中心線。。 第′１図 第２圀 、： （Ｊ ｇ、 ｖ≧ 第３閃 筋４圀
Claims (1)
- 複数のアドレス端子と、１対以上のデータ入力データ出
力端子の対とを左右対称に有するバラ“ケージ入りメモ
リＩＣを、２個へと逆向きに重ね、前記２個のメモリＩ
Ｃの相異なるアドレス端子とおし、およびデータ入力端
子、データ出力端子どうしを、互いに接続して構成して
なることを特徴とするメモリＩＣモジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58142970A JPS6034054A (ja) | 1983-08-04 | 1983-08-04 | メモリｉｃモジユ−ル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58142970A JPS6034054A (ja) | 1983-08-04 | 1983-08-04 | メモリｉｃモジユ−ル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6034054A true JPS6034054A (ja) | 1985-02-21 |
Family
ID=15327891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58142970A Pending JPS6034054A (ja) | 1983-08-04 | 1983-08-04 | メモリｉｃモジユ−ル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6034054A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5512783A (en) * | 1989-12-01 | 1996-04-30 | Inmos Limited | Semiconductor chip packages |
| WO2003077132A1 (en) * | 2002-03-07 | 2003-09-18 | Netlist, Inc. | Arrangement of integrated circuits in a memory module |
| US20090161402A1 (en) * | 2007-12-20 | 2009-06-25 | Hakjune Oh | Data storage and stackable configurations |
-
1983
- 1983-08-04 JP JP58142970A patent/JPS6034054A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5512783A (en) * | 1989-12-01 | 1996-04-30 | Inmos Limited | Semiconductor chip packages |
| WO2003077132A1 (en) * | 2002-03-07 | 2003-09-18 | Netlist, Inc. | Arrangement of integrated circuits in a memory module |
| US6751113B2 (en) | 2002-03-07 | 2004-06-15 | Netlist, Inc. | Arrangement of integrated circuits in a memory module |
| US6873534B2 (en) | 2002-03-07 | 2005-03-29 | Netlist, Inc. | Arrangement of integrated circuits in a memory module |
| US6930903B2 (en) | 2002-03-07 | 2005-08-16 | Netlist, Inc. | Arrangement of integrated circuits in a memory module |
| US6930900B2 (en) | 2002-03-07 | 2005-08-16 | Netlist, Inc. | Arrangement of integrated circuits in a memory module |
| US20090161402A1 (en) * | 2007-12-20 | 2009-06-25 | Hakjune Oh | Data storage and stackable configurations |
| US8399973B2 (en) * | 2007-12-20 | 2013-03-19 | Mosaid Technologies Incorporated | Data storage and stackable configurations |
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