JPS6034190B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6034190B2 JPS6034190B2 JP55090899A JP9089980A JPS6034190B2 JP S6034190 B2 JPS6034190 B2 JP S6034190B2 JP 55090899 A JP55090899 A JP 55090899A JP 9089980 A JP9089980 A JP 9089980A JP S6034190 B2 JPS6034190 B2 JP S6034190B2
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Links
- 239000004065 semiconductor Substances 0.000 title claims description 9
- 230000015654 memory Effects 0.000 claims description 19
- 238000010586 diagram Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
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- 239000011159 matrix material Substances 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
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- 230000007704 transition Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は半導体記憶回路に関し、特にバィポーラトラン
ジスタフリツプフロツプ回路をメモリセルとした半導体
記憶装置に関する。
ジスタフリツプフロツプ回路をメモリセルとした半導体
記憶装置に関する。
現在一般的なバィポーラＩＣメモリのメモリセルは非選
択時においても内容保持のためホールド電流を流してお
く必要があり、その電流値は安定性およびアクセスタイ
ム短縮等の観点からは大きい方がよいが、当然これは消
費電力の増加を招き、ｐｏｗｅｒ−ｓｐｅｅ域費を悪化
させる。
択時においても内容保持のためホールド電流を流してお
く必要があり、その電流値は安定性およびアクセスタイ
ム短縮等の観点からは大きい方がよいが、当然これは消
費電力の増加を招き、ｐｏｗｅｒ−ｓｐｅｅ域費を悪化
させる。
一般的に高速メモリにするとホールド電流が大になり、
また大容量メモリになるほど消費電力の内ホールド電流
による分が増加する。そのため一般的に非選択時にはホ
ールド電流は小とし、選択時にはホールド電流を増加さ
せ、全消費電力はほとんど増加させず選択される各々の
一行についてのみホールド電流を増加させるようにして
、ビット当りの消費電力を低減し、大容量化および高速
化においても優れた半導体記憶装置が開発されている。
一例として、第１図に示す保持電流を選択時に増加させ
る回路構成が一般的に知られている。
また大容量メモリになるほど消費電力の内ホールド電流
による分が増加する。そのため一般的に非選択時にはホ
ールド電流は小とし、選択時にはホールド電流を増加さ
せ、全消費電力はほとんど増加させず選択される各々の
一行についてのみホールド電流を増加させるようにして
、ビット当りの消費電力を低減し、大容量化および高速
化においても優れた半導体記憶装置が開発されている。
一例として、第１図に示す保持電流を選択時に増加させ
る回路構成が一般的に知られている。
ここで、メモリセルＭ，．〜Ｍｎｍはｍ行ｎ列のマトリ
ツク状に配列されており、行駆動線Ｗ，〜Ｗｍ及びホー
ルド線日，〜Ｈｍは行方向に延びる。又ビット線Ｂ，，
Ｂ２，Ｂｎ，，Ｂｎ２は、列方向に延び各列当り２本づ
つ配され各々データ−の“０”及び“１”に対応して駆
動される。行駆動トランジスタＱ，〜Ｑｍはアドレス選
択信号により行線を駆動する。さらに露流切換トランジ
スタＱｗ，〜Ｑｗｍは放電電流源ｌｏｌｓを行線駆動信
号によってスイッチする。ダイオードＤ，．，Ｄｍ，及
び定電流源ＩＢ，〜ＩＢｍは該電流トランジスタのベー
ス駆動回路を構成する。メモリセルＭ，，〜Ｍｎｍはす
べて同一構造を持ちたとえば、第１図Ｍ，．内に示すよ
うに負荷として抵抗器と並列ダイオードを有する所謂マ
ルチヱミッタ型メモリセル構造である。
ツク状に配列されており、行駆動線Ｗ，〜Ｗｍ及びホー
ルド線日，〜Ｈｍは行方向に延びる。又ビット線Ｂ，，
Ｂ２，Ｂｎ，，Ｂｎ２は、列方向に延び各列当り２本づ
つ配され各々データ−の“０”及び“１”に対応して駆
動される。行駆動トランジスタＱ，〜Ｑｍはアドレス選
択信号により行線を駆動する。さらに露流切換トランジ
スタＱｗ，〜Ｑｗｍは放電電流源ｌｏｌｓを行線駆動信
号によってスイッチする。ダイオードＤ，．，Ｄｍ，及
び定電流源ＩＢ，〜ＩＢｍは該電流トランジスタのベー
ス駆動回路を構成する。メモリセルＭ，，〜Ｍｎｍはす
べて同一構造を持ちたとえば、第１図Ｍ，．内に示すよ
うに負荷として抵抗器と並列ダイオードを有する所謂マ
ルチヱミッタ型メモリセル構造である。
第１図から明らかなように放電電流切換トランジスタＱ
ｗ．〜Ｑｗｎと放電電流源ｌｏｌｓとＤ．，〜Ｄｍ，及
び電流源ＩＢ，ＩＢｍによって構成される回路は放電電
流ｌｏ，ｓの切換を行ない、選択された行線のみの保持
電流を増加し、さらに選択から非選択に向う場合には行
線及びメモリセルのリカバリ時間を短縮する。
ｗ．〜Ｑｗｎと放電電流源ｌｏｌｓとＤ．，〜Ｄｍ，及
び電流源ＩＢ，ＩＢｍによって構成される回路は放電電
流ｌｏ，ｓの切換を行ない、選択された行線のみの保持
電流を増加し、さらに選択から非選択に向う場合には行
線及びメモリセルのリカバリ時間を短縮する。
加えて、非選択時から選択時、もしくは選択時から非選
択時への遷択時においてメモリセルの保持マージンを拡
大しメモリセルの安定度が増す。上記の利点を得るため
にはＩＤ，ｓが大きい電流値であることが望ましい。し
かしながらトランジスタスイッチＱＷ，〜ＱＷｍを騒動
するためベース駆動回路の定電流源ＩＢ，〜ＩＢｍは各
々放電流ｌｏ，ｓの約２０％の電流を流さねばならず、
たとえば６４行×６４列の４ｋｂｉｔメモリを想定した
場合、ＩＢｊ×６４の電流が必要となり、１。，ｓの増
加に伴なし、ＩＢｊ×６４の電流値の増加も大きなもの
となりｌｏｌｓの電流値は消費電力の点から制限されて
しまう。たとえばｌｏ，ｓを３のＡとした場合ＩＢｊ×
６４＝０．６×６４＝３８．４肌Ａとなり、全消費電力
１００ｍＡ〜１５０のＡに対・して無視出釆ない大きな
値となる。本発明の目的は上言己ベース駆動回路を改良
し、定電流源を共通として上記欠点を解決し、消費電力
の増加を最少限にとどめた放電電流ｌｏ，ｓを増加する
ことを可能とする回路を提供することにある。
択時への遷択時においてメモリセルの保持マージンを拡
大しメモリセルの安定度が増す。上記の利点を得るため
にはＩＤ，ｓが大きい電流値であることが望ましい。し
かしながらトランジスタスイッチＱＷ，〜ＱＷｍを騒動
するためベース駆動回路の定電流源ＩＢ，〜ＩＢｍは各
々放電流ｌｏ，ｓの約２０％の電流を流さねばならず、
たとえば６４行×６４列の４ｋｂｉｔメモリを想定した
場合、ＩＢｊ×６４の電流が必要となり、１。，ｓの増
加に伴なし、ＩＢｊ×６４の電流値の増加も大きなもの
となりｌｏｌｓの電流値は消費電力の点から制限されて
しまう。たとえばｌｏ，ｓを３のＡとした場合ＩＢｊ×
６４＝０．６×６４＝３８．４肌Ａとなり、全消費電力
１００ｍＡ〜１５０のＡに対・して無視出釆ない大きな
値となる。本発明の目的は上言己ベース駆動回路を改良
し、定電流源を共通として上記欠点を解決し、消費電力
の増加を最少限にとどめた放電電流ｌｏ，ｓを増加する
ことを可能とする回路を提供することにある。
本発明では、放電電流の切襖を、電流切換トランジスタ
のベースを行線からダイオ−ド‘こよってレベルシフト
した信号によって駆動する際、駆動信号の定電流源は、
デカップル用のダイオードを介挿することによって、共
通に出来ることに着目する。
のベースを行線からダイオ−ド‘こよってレベルシフト
した信号によって駆動する際、駆動信号の定電流源は、
デカップル用のダイオードを介挿することによって、共
通に出来ることに着目する。
本発明によればメモリセルアレィの各行の共通ホールド
線に所定定電流を流して記憶内容を保持させる記憶装置
において、各共通ホ−ルド線にトランジスタスイッチを
介して共通電流源を付設し、選択された行の共通ホール
ド線に接続された該トランジスタスイッチを導適状態に
して、該共通ホールド線に該定電流による電流を流す回
路であって、トランジスタスイッチのベース駆動用定電
流源を共通とした半導体記憶装置が得られる。
線に所定定電流を流して記憶内容を保持させる記憶装置
において、各共通ホ−ルド線にトランジスタスイッチを
介して共通電流源を付設し、選択された行の共通ホール
ド線に接続された該トランジスタスイッチを導適状態に
して、該共通ホールド線に該定電流による電流を流す回
路であって、トランジスタスイッチのベース駆動用定電
流源を共通とした半導体記憶装置が得られる。
次に本発明について第２図を参照して説明する。本発明
の実施例を示す第２図において、ダイオードＤ，．，Ｄ
，２〜Ｄｍ，，Ｄｍ２と定電流源１８Ｂ′は、放電電流
切換トランジスタスイッチの駆動回路を構成する。上記
回路構成を取ると、定電流源ＩＢＢ′の電流は行線駆動
信号によって切換えられ、選択された行線にのみＩＢＢ
′が供給されることにより、ダイオードＤ，．，Ｄ，２
，Ｄｍ，，Ｄｍ２の中点電位は各ダイオードが接続され
る行線駆動信号に応じて決定されるので、放電電流ＩＤ
１ｓを選択された行のホールド線にのみ流すことが可能
となり、定電流源ＩＢＢ′は１回路で良い。ただしＩＢ
Ｂ′は各ダイオードＤ，．，Ｄ，２〜Ｄｍ，，Ｄｍ２の
リーク電流を保障するため第１図に示す回路構成の場合
より若干大きい電流を必要とするが、たとえば、前述の
ように、６４×６４審成にした場合の６４１Ｂｉに対し
て・Ｂｉは点。程度でよい。たとえば１０ＩＳ：３のＡ
とした場合ＩＢＢ′はｌｍＡ程で放電電流功換回路は十
分機能する。以上よりベース駆動電流の総和を減少させ
ることが出来るため消費電力の増加を最小限にとどめて
、放電電流を増加することが可能になり、さらに各定電
流回路が省けるため素子数が減少出来る。
の実施例を示す第２図において、ダイオードＤ，．，Ｄ
，２〜Ｄｍ，，Ｄｍ２と定電流源１８Ｂ′は、放電電流
切換トランジスタスイッチの駆動回路を構成する。上記
回路構成を取ると、定電流源ＩＢＢ′の電流は行線駆動
信号によって切換えられ、選択された行線にのみＩＢＢ
′が供給されることにより、ダイオードＤ，．，Ｄ，２
，Ｄｍ，，Ｄｍ２の中点電位は各ダイオードが接続され
る行線駆動信号に応じて決定されるので、放電電流ＩＤ
１ｓを選択された行のホールド線にのみ流すことが可能
となり、定電流源ＩＢＢ′は１回路で良い。ただしＩＢ
Ｂ′は各ダイオードＤ，．，Ｄ，２〜Ｄｍ，，Ｄｍ２の
リーク電流を保障するため第１図に示す回路構成の場合
より若干大きい電流を必要とするが、たとえば、前述の
ように、６４×６４審成にした場合の６４１Ｂｉに対し
て・Ｂｉは点。程度でよい。たとえば１０ＩＳ：３のＡ
とした場合ＩＢＢ′はｌｍＡ程で放電電流功換回路は十
分機能する。以上よりベース駆動電流の総和を減少させ
ることが出来るため消費電力の増加を最小限にとどめて
、放電電流を増加することが可能になり、さらに各定電
流回路が省けるため素子数が減少出来る。
本発明は以上説明したように半導体記憶装置の消費電力
の低減及び素子数の低減に効果を持つ。
の低減及び素子数の低減に効果を持つ。
第１図は従来公知の半導体記憶回路の例を示す図、第２
図は本発明による半導体記憶回路の実施例を示す図であ
る。 Ｍ，．〜Ｍｎｍ・・・・・・メモリセル、Ｗ，〜Ｗｍ…
…行線、日，〜Ｈｍ……ホールド線、Ｂ，．，Ｂ，２〜
Ｂｎ，，Ｂｎ２，ＩＨ，〜ＩＨｍ・・・・・・保持電流
、Ｑｗ，〜Ｑｗｍ・・・・・・放電電流切換トランジス
タ、ｌｏｌｓ・・・・・・放電電流、Ｄ，．，Ｄ，２〜
Ｄｍ，，Ｄｍ２・・・・・・ダイオード、Ｑ，〜Ｑｍ…
・・・行線ドライバー。 多′図 静Ｚ図
図は本発明による半導体記憶回路の実施例を示す図であ
る。 Ｍ，．〜Ｍｎｍ・・・・・・メモリセル、Ｗ，〜Ｗｍ…
…行線、日，〜Ｈｍ……ホールド線、Ｂ，．，Ｂ，２〜
Ｂｎ，，Ｂｎ２，ＩＨ，〜ＩＨｍ・・・・・・保持電流
、Ｑｗ，〜Ｑｗｍ・・・・・・放電電流切換トランジス
タ、ｌｏｌｓ・・・・・・放電電流、Ｄ，．，Ｄ，２〜
Ｄｍ，，Ｄｍ２・・・・・・ダイオード、Ｑ，〜Ｑｍ…
・・・行線ドライバー。 多′図 静Ｚ図
Claims (1)
- １ 記憶内容を保持させるためにメモリセルアレイの各
行の共通ホールド線に所定電流を流す半導体記憶装置に
おいて、前記各共通ホールド線に接続され、共通の電流
源からの電流を前記共通ホールド線に選択的に流すよう
に選択的に導通状態にされるトランジスタスイツチと、
アノードが前記メモリセルアレイの行選択線に接続され
カソードが前記トランジスタスイツチのベースに接続さ
れた第１のダイオードと、アノードが前記第１のダイオ
ードのカソードに接続された第２のダイオードを各行ご
とに有し、前記第２のダイオードのカソードが接続され
た共通の駆動電流源をさらに有することを特徴とする半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55090899A JPS6034190B2 (ja) | 1980-07-03 | 1980-07-03 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55090899A JPS6034190B2 (ja) | 1980-07-03 | 1980-07-03 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5715285A JPS5715285A (en) | 1982-01-26 |
| JPS6034190B2 true JPS6034190B2 (ja) | 1985-08-07 |
Family
ID=14011241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55090899A Expired JPS6034190B2 (ja) | 1980-07-03 | 1980-07-03 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6034190B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6476493A (en) * | 1987-09-17 | 1989-03-22 | Nec Corp | Semiconductor memory device |
-
1980
- 1980-07-03 JP JP55090899A patent/JPS6034190B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5715285A (en) | 1982-01-26 |
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