JPS6034191B2 - 記憶回路 - Google Patents
記憶回路Info
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- JPS6034191B2 JPS6034191B2 JP52023595A JP2359577A JPS6034191B2 JP S6034191 B2 JPS6034191 B2 JP S6034191B2 JP 52023595 A JP52023595 A JP 52023595A JP 2359577 A JP2359577 A JP 2359577A JP S6034191 B2 JPS6034191 B2 JP S6034191B2
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- Japan
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- sense
- transistor
- digit line
- circuit
- line
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Links
- 239000003990 capacitor Substances 0.000 claims description 4
- 239000011159 matrix material Substances 0.000 claims description 3
- 230000008878 coupling Effects 0.000 description 8
- 238000010168 coupling process Methods 0.000 description 8
- 238000005859 coupling reaction Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 5
- 230000001965 increasing effect Effects 0.000 description 5
- 229920006395 saturated elastomer Polymers 0.000 description 5
- 239000000758 substrate Substances 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 238000009499 grossing Methods 0.000 description 2
- 230000035945 sensitivity Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4094—Bit-line management or control circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
Description
【発明の詳細な説明】
この発明はＩＣメモリもしくはＭＯＳメモリと呼称す萩
絶縁ゲート型電界効果トランジスタを用いた記憶回路に
関するものである。
絶縁ゲート型電界効果トランジスタを用いた記憶回路に
関するものである。
絶縁ゲート型電界効果トランジスタを用いた集積回路は
高密度化が容易であるため大規模集積回路へと発展して
いる。
高密度化が容易であるため大規模集積回路へと発展して
いる。
とくに大容量の記憶集積回路は、共通の半導体基体に大
容量のメモリセルを有し、高性能高信頼の半導体デバイ
スを実現する。このため好ましいメモリセルは１トラン
ジスタ型ランダム・アクセス・メモリ（ＩＴＲ−ＲＡＭ
）と呼ばれるＭＯＳメモＩＪ‘こ含まれるようにワード
線とディジツト線が交又するマトリクス交点にスイッチ
ング用のトランジスタと情報蓄積用の容量素子を配置し
たものである。このＩＴＲ−ＲＡＭは大容量化に伴なう
容量素子の容量値の増大を防ぐために、高感度のセンス
増中回路をディジット線に付加する必要が生じる。従来
の回路技術はセンス回路とディジット線とを飽和状態で
動作するトランジスタで結合するものである。又、この
回路技術は１９７５王の「アィ・ェス・ェス・シー・シ
ー テクニカル ダイジエスト べ−／ゞ−ズ‘７５（
ＩＳＳＣＣＤｉ鉾ｓｔＴｅｃｈｎｉｃａ！Ｐａｐｅｒｓ
）」の１１２ページに（Ｌ．○．Ｈｅｌｌｅｒ）等が言
己示するように、ディジット線の信号振中より大きなセ
ンス節点への信号でセンス動作が開始される。しかしな
がらこの従釆の回路技術はセンス動作開始前のディジッ
ト線へのプリチャージ状態がセンス回路の動作開始時の
条件を支配し、このプリチャージ動作が飽和状態のトラ
ンジスタを通して行なわれるためセンス回路両側のデイ
ジット線のプリチャージ終了時に得られる平衡プリチャ
ージに達する時間が長く、情報の読出動作を次々に行う
際のサイクル時間が長く、且つサイクル時間を短縮する
と確実な情毅読出動作のためのセンス節点振中が得られ
なくなる欠点がある。
容量のメモリセルを有し、高性能高信頼の半導体デバイ
スを実現する。このため好ましいメモリセルは１トラン
ジスタ型ランダム・アクセス・メモリ（ＩＴＲ−ＲＡＭ
）と呼ばれるＭＯＳメモＩＪ‘こ含まれるようにワード
線とディジツト線が交又するマトリクス交点にスイッチ
ング用のトランジスタと情報蓄積用の容量素子を配置し
たものである。このＩＴＲ−ＲＡＭは大容量化に伴なう
容量素子の容量値の増大を防ぐために、高感度のセンス
増中回路をディジット線に付加する必要が生じる。従来
の回路技術はセンス回路とディジット線とを飽和状態で
動作するトランジスタで結合するものである。又、この
回路技術は１９７５王の「アィ・ェス・ェス・シー・シ
ー テクニカル ダイジエスト べ−／ゞ−ズ‘７５（
ＩＳＳＣＣＤｉ鉾ｓｔＴｅｃｈｎｉｃａ！Ｐａｐｅｒｓ
）」の１１２ページに（Ｌ．○．Ｈｅｌｌｅｒ）等が言
己示するように、ディジット線の信号振中より大きなセ
ンス節点への信号でセンス動作が開始される。しかしな
がらこの従釆の回路技術はセンス動作開始前のディジッ
ト線へのプリチャージ状態がセンス回路の動作開始時の
条件を支配し、このプリチャージ動作が飽和状態のトラ
ンジスタを通して行なわれるためセンス回路両側のデイ
ジット線のプリチャージ終了時に得られる平衡プリチャ
ージに達する時間が長く、情報の読出動作を次々に行う
際のサイクル時間が長く、且つサイクル時間を短縮する
と確実な情毅読出動作のためのセンス節点振中が得られ
なくなる欠点がある。
この発明の目的は、読出動作の安定性と短いサイクル時
間を得る高感度の信頼性に優れた回路構成の記憶回路を
提供することにある。
間を得る高感度の信頼性に優れた回路構成の記憶回路を
提供することにある。
この発明によれば、複数のワード線と複数のディジット
線とが交又する行列マトリクスの交点にトランジスタと
容量素子とを有するメモリをそれぞれ設けメモリセルか
ら第１のディジット線に生ずる信号を飽和状態で動作す
るトランジスタを通してセンス回路の第１のセンス節点
に伝達し、且つ該センス回路の第２のセンス節点に他の
飽和状態で動作するトランジスタを通して第２のヂィジ
ット線を結合する記憶回路であって、第１のディジット
線にソースが接続され、第１のディジット線をセンス回
路の動作開始前に所定値に充電する充電用トランジスタ
と、第２のディジツト線にソースが接続され、第２のデ
ィジツト線をセンス回路の動作開始前に前記所定値に充
電する他の充電用トランジスタと、第１及び第２のセン
ス節点にそれぞれ一端が接続され、他端がディジツト線
の充電後活性化される信号線にＥ肋ロされた第１及び第
２の容量とを含むことを特徴とする。
線とが交又する行列マトリクスの交点にトランジスタと
容量素子とを有するメモリをそれぞれ設けメモリセルか
ら第１のディジット線に生ずる信号を飽和状態で動作す
るトランジスタを通してセンス回路の第１のセンス節点
に伝達し、且つ該センス回路の第２のセンス節点に他の
飽和状態で動作するトランジスタを通して第２のヂィジ
ット線を結合する記憶回路であって、第１のディジット
線にソースが接続され、第１のディジット線をセンス回
路の動作開始前に所定値に充電する充電用トランジスタ
と、第２のディジツト線にソースが接続され、第２のデ
ィジツト線をセンス回路の動作開始前に前記所定値に充
電する他の充電用トランジスタと、第１及び第２のセン
ス節点にそれぞれ一端が接続され、他端がディジツト線
の充電後活性化される信号線にＥ肋ロされた第１及び第
２の容量とを含むことを特徴とする。
この発明の記憶集積回路はセンス動作開始前あらかじめ
第１及び第２のディジット線を充電（プリチャージ）す
る充電用トランジスタが設けられているため、ディジッ
ト線の充電が高速且つ確実に行なわれ平衡状態に到達す
るため読出動作の開始が早くなる。
第１及び第２のディジット線を充電（プリチャージ）す
る充電用トランジスタが設けられているため、ディジッ
ト線の充電が高速且つ確実に行なわれ平衡状態に到達す
るため読出動作の開始が早くなる。
したがって記憶回路としてのアクセス時間の短縮とサイ
クル時間の短縮が得られ、記憶装置としての高速化が実
現される。またディジット線のプリチャージレベルは高
麗源線からプリチャージトランジスタのゲート閥値電圧
の一段落ちにできるため、ハィレベルの書き込み電圧を
高くでき、動作の安定性に優れている。
クル時間の短縮が得られ、記憶装置としての高速化が実
現される。またディジット線のプリチャージレベルは高
麗源線からプリチャージトランジスタのゲート閥値電圧
の一段落ちにできるため、ハィレベルの書き込み電圧を
高くでき、動作の安定性に優れている。
センス節点は、ディジット線充電後活性化される信号線
から結合容量を通して十分高く充電されるためセンス感
度がきわめて高いセンス回路を実現できる。次にこの発
明の実施例につき図を用いて説明する。
から結合容量を通して十分高く充電されるためセンス感
度がきわめて高いセンス回路を実現できる。次にこの発
明の実施例につき図を用いて説明する。
第１図はこの発明の実施例の回路図である。
この実施例は、複数のワード線Ｗ，Ｗｄ，・・・・・・
と複数のディジット線Ｄ，Ｄ，・・・・・・とが形成す
る行列マトリクスの各交点にトランジスタと容量素子と
から成るメモリセルを有する。説明の簡易化のためこの
図には一本のワード線であるアドレス信号線１１と一本
のダミーアドレス信号線１２とセンス回路１０の両側に
伸びるディジット線Ｄ，Ｄのみを示す。ダミーアドレス
信号線１２は、一方のディジツト線Ｄに結合されたメモ
リセルの情毅読出時にダミーアドレス信号Ｗｄで駆動さ
れ、ダミーセルの情報を他方のディジット線Ｄに伝達す
る。即ち、メモリセルのトランジスタＱＭ，はドレィン
・ソースの一方が一方のディジツト線Ｄに接続され他方
は記憶容量素子ＣＭ，の一端に結合され、ゲート電極は
アドレス信号Ｗで駆動される。又、ダミーセルのトラン
ジスタＱｄ，．はドレィン・ソースの一方が他方のディ
ジット線Ｄに接続され、他方が記憶容量素子Ｃｄ２，の
一端に結合されゲート電極はダミーアドレス信号Ｗｄで
駆動される。トランジスタＱｄ，．と容量Ｃｄ２，との
結合点及び接地間にトランジスタＱも，が接続され、ゲ
ートに印加された信号■Ｌにより、ダミーセルの容量Ｃ
ｄ２，の電位をリセットするものである。又各デイジッ
ト線Ｄ，Ｄとセンス回路１０との間にはトランジスタＱ
Ｒ，．，ＱＲ２，がそれぞれ設けられ、デイジツト線Ｄ
，Ｄとセンス回路のセンス節点Ａ，Ｂに各トランジスタ
ＱＲ川 ＱＲ２・のドレィン・ソースと呼ぶ出力領域が
それぞれ結合される。トランジスタＱＲ，．，ＱＲ２，
は、ゲート電極に電源電圧Ｖｏを印加して後述する如く
飽和状態の動作を行わせている。また、電源線ＶＤにド
レィンが接続され、ゲートがフ。
と複数のディジット線Ｄ，Ｄ，・・・・・・とが形成す
る行列マトリクスの各交点にトランジスタと容量素子と
から成るメモリセルを有する。説明の簡易化のためこの
図には一本のワード線であるアドレス信号線１１と一本
のダミーアドレス信号線１２とセンス回路１０の両側に
伸びるディジット線Ｄ，Ｄのみを示す。ダミーアドレス
信号線１２は、一方のディジツト線Ｄに結合されたメモ
リセルの情毅読出時にダミーアドレス信号Ｗｄで駆動さ
れ、ダミーセルの情報を他方のディジット線Ｄに伝達す
る。即ち、メモリセルのトランジスタＱＭ，はドレィン
・ソースの一方が一方のディジツト線Ｄに接続され他方
は記憶容量素子ＣＭ，の一端に結合され、ゲート電極は
アドレス信号Ｗで駆動される。又、ダミーセルのトラン
ジスタＱｄ，．はドレィン・ソースの一方が他方のディ
ジット線Ｄに接続され、他方が記憶容量素子Ｃｄ２，の
一端に結合されゲート電極はダミーアドレス信号Ｗｄで
駆動される。トランジスタＱｄ，．と容量Ｃｄ２，との
結合点及び接地間にトランジスタＱも，が接続され、ゲ
ートに印加された信号■Ｌにより、ダミーセルの容量Ｃ
ｄ２，の電位をリセットするものである。又各デイジッ
ト線Ｄ，Ｄとセンス回路１０との間にはトランジスタＱ
Ｒ，．，ＱＲ２，がそれぞれ設けられ、デイジツト線Ｄ
，Ｄとセンス回路のセンス節点Ａ，Ｂに各トランジスタ
ＱＲ川 ＱＲ２・のドレィン・ソースと呼ぶ出力領域が
それぞれ結合される。トランジスタＱＲ，．，ＱＲ２，
は、ゲート電極に電源電圧Ｖｏを印加して後述する如く
飽和状態の動作を行わせている。また、電源線ＶＤにド
レィンが接続され、ゲートがフ。
ＩＪチャージ信号線■Ｌに接続され、ソースが第１およ
び第２のディジット線Ｄ，Ｄにそれぞれ接続された２個
のブリチャージ用トランジスタＱし，．，Ｑし２，を設
ける。センス回路１０‘こついては、第１のセンス節点
Ａに、センストランジスタＱＤ，．のドレインおよび第
２のセンストランジスタＱｏ２，のゲートが接続され、
同様に第２のセンス節点Ｂには、第２のセンストランジ
スタＱｏ２・のドレィンおよび第１のセンストランジス
タＱｏ，，のゲートが接続されている。センストランジ
スタＱＤ・・およびＱＤ２・のソースは共通にセンス駆
動トランジスタＱｓ，のドレインに結合され、このトラ
ンジスタＱｓ，のゲートをセンス信号■ｓで駆動するこ
とによりセンス回路１０が活性化される。プリチャージ
信号線にゲートが接続され、プリチャージ時に第１、第
２のセンス節点Ａ，Ｂを平滑化する平滑トランジスタＱ
Ｕ，がセンス節点Ａ，Ｂ間に結線されている。第１およ
び第２の結合容量Ｃｐ，．，Ｃｐ２，は、センス節点の
電位をセンス開始時に高電位に上昇するブートアップ信
号線■Ｂとそれぞれ第１および第２のセンス節点Ａ，Ｂ
との間に接続されている。全てのトランジスタおよび容
量素子は、Ｎチャンネル絶縁ゲート電界効果型であり、
同一の半導体基体に形成された集積回路においてメモリ
回路を構成し、基体に−２Ｖの基体電圧を与えることに
よりトランジスタはＩＶの基準ゲート閥値電圧を有する
。
び第２のディジット線Ｄ，Ｄにそれぞれ接続された２個
のブリチャージ用トランジスタＱし，．，Ｑし２，を設
ける。センス回路１０‘こついては、第１のセンス節点
Ａに、センストランジスタＱＤ，．のドレインおよび第
２のセンストランジスタＱｏ２，のゲートが接続され、
同様に第２のセンス節点Ｂには、第２のセンストランジ
スタＱｏ２・のドレィンおよび第１のセンストランジス
タＱｏ，，のゲートが接続されている。センストランジ
スタＱＤ・・およびＱＤ２・のソースは共通にセンス駆
動トランジスタＱｓ，のドレインに結合され、このトラ
ンジスタＱｓ，のゲートをセンス信号■ｓで駆動するこ
とによりセンス回路１０が活性化される。プリチャージ
信号線にゲートが接続され、プリチャージ時に第１、第
２のセンス節点Ａ，Ｂを平滑化する平滑トランジスタＱ
Ｕ，がセンス節点Ａ，Ｂ間に結線されている。第１およ
び第２の結合容量Ｃｐ，．，Ｃｐ２，は、センス節点の
電位をセンス開始時に高電位に上昇するブートアップ信
号線■Ｂとそれぞれ第１および第２のセンス節点Ａ，Ｂ
との間に接続されている。全てのトランジスタおよび容
量素子は、Ｎチャンネル絶縁ゲート電界効果型であり、
同一の半導体基体に形成された集積回路においてメモリ
回路を構成し、基体に−２Ｖの基体電圧を与えることに
よりトランジスタはＩＶの基準ゲート閥値電圧を有する
。
第２図は、第１図の実施例の動作波形図である。
プリチャージ期間（０〜８仇ｓｅｃ）に第１および第２
のディジット線電位Ｖａ，Ｖｂと第１および第２のセン
ス節点電位Ｖ＾，ＶＢは、プリチャージ信号■Ｌを・高
レベルにして、充電用トランジスタＱし，，，ＱＬ２，
をオンすることにより同電位にプリチャージされる。こ
の実施例ではプリチャージ信号線■しがロウレベルに落
ちると同時もしくは以降に、ブート・アップ信号線■Ｂ
がハィレベルに立ち上がる。この時、第１および第２の
結合容量Ｃｐ，１，Ｃｐ２，を通じてセンス節点はブ−
トストラップ現象により急激に持ち上がる。次にアドレ
ス信号線１１およびダミーアドレス信号線１２がそれぞ
れ信号Ｗ，Ｗｄで駆動されるとメモリセルの情報信号が
ディジット線に生じ、飽和状態でオフしている第１およ
び第２の結合トランジスタＱＲ，．，ＱＲ幻を通してセ
ンス節点間Ａ，Ｂに、ディジツト線間に生じた信号電位
差の約５倍以上の電位差が生じる。この増中作用はセン
ス節点の電位を容量Ｃｐ，．，Ｃｐ２，によって上昇せ
しめることにより結合トランジスタのソース・ドレイン
が回路機能的に飽和動作状態となるために生じる。この
実施例では、ディジット線のプリチャージを直接高電源
線ＶＤからプリチャージトランジスタを通して行ってい
るため、プリチャージ期間が短か〈高速動作ができ、デ
ィジット線の／・ィレベルを高電位にできるため高信頼
性動作ができる。また、センス節点電位を高電源電位Ｖ
ｏと同程度あるいはそれ以上の電位までもち上げること
ができるため、通常のセンス回路の約５倍以上のセンス
感度を実現できる。
のディジット線電位Ｖａ，Ｖｂと第１および第２のセン
ス節点電位Ｖ＾，ＶＢは、プリチャージ信号■Ｌを・高
レベルにして、充電用トランジスタＱし，，，ＱＬ２，
をオンすることにより同電位にプリチャージされる。こ
の実施例ではプリチャージ信号線■しがロウレベルに落
ちると同時もしくは以降に、ブート・アップ信号線■Ｂ
がハィレベルに立ち上がる。この時、第１および第２の
結合容量Ｃｐ，１，Ｃｐ２，を通じてセンス節点はブ−
トストラップ現象により急激に持ち上がる。次にアドレ
ス信号線１１およびダミーアドレス信号線１２がそれぞ
れ信号Ｗ，Ｗｄで駆動されるとメモリセルの情報信号が
ディジット線に生じ、飽和状態でオフしている第１およ
び第２の結合トランジスタＱＲ，．，ＱＲ幻を通してセ
ンス節点間Ａ，Ｂに、ディジツト線間に生じた信号電位
差の約５倍以上の電位差が生じる。この増中作用はセン
ス節点の電位を容量Ｃｐ，．，Ｃｐ２，によって上昇せ
しめることにより結合トランジスタのソース・ドレイン
が回路機能的に飽和動作状態となるために生じる。この
実施例では、ディジット線のプリチャージを直接高電源
線ＶＤからプリチャージトランジスタを通して行ってい
るため、プリチャージ期間が短か〈高速動作ができ、デ
ィジット線の／・ィレベルを高電位にできるため高信頼
性動作ができる。また、センス節点電位を高電源電位Ｖ
ｏと同程度あるいはそれ以上の電位までもち上げること
ができるため、通常のセンス回路の約５倍以上のセンス
感度を実現できる。
第１図は、この発明の実施例の回路図で、第２図は第１
図の実施例の動作を説明する動作波形図である。 ＱＬ，．，ＱＬ２，……プリチヤージトランジスタ、Ｑ
。 ，，，Ｑ。２，……センストランジスタ、Ｑｓ，……駆
動トランジスタ、ＱＵ．・・・・・・平滑トランジスタ
、ＱＲ，．，ＱＲ２．・・・・・・結合トランジスタ、
Ｃｐ，．，Ｃｐ２，……結合容量、Ｄ，ａ，Ｄ，ｂ……
デイジット線、Ａ，Ｂ……センス節点。 第１図 第２図
図の実施例の動作を説明する動作波形図である。 ＱＬ，．，ＱＬ２，……プリチヤージトランジスタ、Ｑ
。 ，，，Ｑ。２，……センストランジスタ、Ｑｓ，……駆
動トランジスタ、ＱＵ．・・・・・・平滑トランジスタ
、ＱＲ，．，ＱＲ２．・・・・・・結合トランジスタ、
Ｃｐ，．，Ｃｐ２，……結合容量、Ｄ，ａ，Ｄ，ｂ……
デイジット線、Ａ，Ｂ……センス節点。 第１図 第２図
Claims (1)
- １ 複数のワード線と複数のデイジツト線とが交叉する
行列マトリクスの交点にトランジスタと容量素子とを有
するメモリセルをそれぞれ設け、該メモリセルから第１
のデイジツト線に生ずる信号をゲートに電源電圧が印加
されたトランジスタを通してセンス増巾回路の第１のセ
ンス節点に伝達し、且つ該センス回路の第２のセンス節
点に他のゲートに電源電圧が印加されたトランジスタを
通して第２のデイジツト線を結合し、前記第１のデイジ
ツト線にソースが接続され前記センス回路の動作開始前
にあらかじめ前記第１のデイジツト線を所定値に充電す
る充電用トランジスタと、前記第２のデイジツト線にソ
ースが接続され前記センス回路の動作開始前にあらかじ
め前記第２のデイジツト線を前記所定値に充電用トラン
ジスタと、前記第１及び第２のセンス節点にそれぞれ一
端が接続され、他端が前記デイジツト線の充電後のみ活
性化される信号線に接続された第１及び第２の容量とを
含むことを特徴とする記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52023595A JPS6034191B2 (ja) | 1977-03-04 | 1977-03-04 | 記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52023595A JPS6034191B2 (ja) | 1977-03-04 | 1977-03-04 | 記憶回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53108737A JPS53108737A (en) | 1978-09-21 |
| JPS6034191B2 true JPS6034191B2 (ja) | 1985-08-07 |
Family
ID=12114934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52023595A Expired JPS6034191B2 (ja) | 1977-03-04 | 1977-03-04 | 記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6034191B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5457921A (en) * | 1977-10-18 | 1979-05-10 | Fujitsu Ltd | Sense amplifier circuit |
| JPS5545188A (en) * | 1978-09-27 | 1980-03-29 | Nec Corp | Dynamic random access memory unit |
| JPS55157775A (en) * | 1979-05-29 | 1980-12-08 | Nippon Electric Co | Character training machine |
-
1977
- 1977-03-04 JP JP52023595A patent/JPS6034191B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53108737A (en) | 1978-09-21 |
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