JPS6149760B2 - - Google Patents
Info
- Publication number
- JPS6149760B2 JPS6149760B2 JP53007976A JP797678A JPS6149760B2 JP S6149760 B2 JPS6149760 B2 JP S6149760B2 JP 53007976 A JP53007976 A JP 53007976A JP 797678 A JP797678 A JP 797678A JP S6149760 B2 JPS6149760 B2 JP S6149760B2
- Authority
- JP
- Japan
- Prior art keywords
- pair
- potential
- transistors
- digit line
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
この発明は絶縁ゲート型電界効果トランジスタ
（以下、トランジスタと称す）を用いたダイナミ
ツク型MOSメモリ回路に関する。
（以下、トランジスタと称す）を用いたダイナミ
ツク型MOSメモリ回路に関する。
ダイナミツク型MOSメモリ回路は、きわめて
微少信号を検出して情報の判別を行い、且つ高密
度の集積回路構成を可能とするため、簡易な回路
構成と消費電力の少ない高検出感度のメモリ回路
を必要とする。とくにトランジスタと容量素子と
を用いてメモリセルとする１トランジスタ型ラン
ダム・アクセス・メモリ（1Tr−RAM）におい
ては、この傾向が著るしく、従来の回路のように
センスアンプのセンス節点を直接チヤージアツプ
する回路構成では静電流による電力消費が大であ
り、又、これを防ぐためには集積回路構成に不都
合な回路構成を必要とする。
微少信号を検出して情報の判別を行い、且つ高密
度の集積回路構成を可能とするため、簡易な回路
構成と消費電力の少ない高検出感度のメモリ回路
を必要とする。とくにトランジスタと容量素子と
を用いてメモリセルとする１トランジスタ型ラン
ダム・アクセス・メモリ（1Tr−RAM）におい
ては、この傾向が著るしく、従来の回路のように
センスアンプのセンス節点を直接チヤージアツプ
する回路構成では静電流による電力消費が大であ
り、又、これを防ぐためには集積回路構成に不都
合な回路構成を必要とする。
この発明の目的は、簡易回路において高感度低
電力消費のメモリ回路を提供することにある。
電力消費のメモリ回路を提供することにある。
本発明によるダイナミツク型MOSメモリ回路
はドレイン又はソースとゲートが交又接続された
一対のトランジスタ１，２と、該トランジスタ共
通のソースを低電位に引き込む駆動トランジスタ
３と、前期一対のトランジスタのセンス節点対
Ａ，Ｂと一対のデイジツト線Ｄ，との信号伝達
を制御する伝達トランジスタ４，５と、リセツト
時にデイジツト線Ｄ，を電源電圧低電位、好ま
しくはＣ上記低電位電源電圧とのほぼ中間の値の
中間電圧にプリチヤージするトランジスタ６，７
と、センス開始後にデイジツト線Ｄ，に電源電
圧からの電流を供給するチヤージアツプトランジ
スタ８，９と、それぞれのデイジツト線に接続す
るメモリセル１０，１１およびダミーセル１２，
１３とを備えたメモリ回路において、上記センス
節点Ａ，Ｂはプリチヤージ期間および読み出し期
間の電流供給を上記伝達トランジスタ４，５を通
して受けることを特徴とする。
はドレイン又はソースとゲートが交又接続された
一対のトランジスタ１，２と、該トランジスタ共
通のソースを低電位に引き込む駆動トランジスタ
３と、前期一対のトランジスタのセンス節点対
Ａ，Ｂと一対のデイジツト線Ｄ，との信号伝達
を制御する伝達トランジスタ４，５と、リセツト
時にデイジツト線Ｄ，を電源電圧低電位、好ま
しくはＣ上記低電位電源電圧とのほぼ中間の値の
中間電圧にプリチヤージするトランジスタ６，７
と、センス開始後にデイジツト線Ｄ，に電源電
圧からの電流を供給するチヤージアツプトランジ
スタ８，９と、それぞれのデイジツト線に接続す
るメモリセル１０，１１およびダミーセル１２，
１３とを備えたメモリ回路において、上記センス
節点Ａ，Ｂはプリチヤージ期間および読み出し期
間の電流供給を上記伝達トランジスタ４，５を通
して受けることを特徴とする。
また本発明においては好ましくは、前記メモリ
セルおよびダミーセルは実質的幾可学形状が同一
パターンとして他の回路要素と共に集積回路とし
て構成される。またさらには上記伝達トランジス
タ４，５がセンス開始前に三極管領域にて動作
し、センス開始からチヤージアツプトランジスタ
の動作完了までの期間に実質的基準電位となる信
号φTで駆動され、一方のセンス節点が基準電位
に近ずくにつれ再び三極管領域に入るデイプレツ
シヨン型トランジスタであることが好ましい。ま
た上記センス節点Ａ，Ｂと入出力線Ｉ／Ｏ，
Ｏとの結合を制御するトランジスタ２２，２３を
設けることも好ましい本発明の一態様である。
セルおよびダミーセルは実質的幾可学形状が同一
パターンとして他の回路要素と共に集積回路とし
て構成される。またさらには上記伝達トランジス
タ４，５がセンス開始前に三極管領域にて動作
し、センス開始からチヤージアツプトランジスタ
の動作完了までの期間に実質的基準電位となる信
号φTで駆動され、一方のセンス節点が基準電位
に近ずくにつれ再び三極管領域に入るデイプレツ
シヨン型トランジスタであることが好ましい。ま
た上記センス節点Ａ，Ｂと入出力線Ｉ／Ｏ，
Ｏとの結合を制御するトランジスタ２２，２３を
設けることも好ましい本発明の一態様である。
本発明によるMOSメモリ回路ではプリチヤー
ジを中間電位を用いて行ない、また伝達トランジ
スタを用いて節点のプリチヤージおよびチヤージ
アツプを行なうためにも簡単にでき、また高速動
作が可能である。
ジを中間電位を用いて行ない、また伝達トランジ
スタを用いて節点のプリチヤージおよびチヤージ
アツプを行なうためにも簡単にでき、また高速動
作が可能である。
第１図に示すように、この発明の一実施例のメ
モリ回路は、互いに他のドレインにゲートが結合
する如く交又接続された一対のトランジスタ１，
２と、各トランジスタ１，２の共通のソース節点
Ｃを駆動パルスφSの上昇によりセンス開始後に
低電位に下降せしめる駆動トランジスタ３を有す
る。一対のトランジスタ１，２の交又接続点にあ
たるドレインであるセンス節点Ａ，Ｂはそれぞれ
のデイジツト線Ｄ，に対して伝達パルスφTで
ゲートが駆動される伝達トランジスタ４，５のド
レイン・ソースをそれぞれ介して結合される。こ
トランジスタ４，５は後述するようにゲートを基
準電位（GND）とした時に低インピーダンスを
示すデイプレシヨン型トランジスタであり、この
実施例では5Vの電源電圧に対して−1.5Vのゲー
トを値を有する。この図の回路内のトランジスタ
は全てＮチヤンネルMOSトランジスタであり、
集積回路構成を有する。デイジツト線Ｄ，はド
レインが電源電圧Ｖpのほぼ1/2のレベルの中間電
圧源線Ｖpに接続するトランジスタ６，７のソー
スにそれぞれ給合し、そのゲートに与えられるパ
ルスφpによりプリチヤージの際に電源電圧に対
して中間程度の約2Vの電源電圧Ｖpによつてプリ
チヤージされる。又、センス開始後で伝達トラン
ジスタが遮断状態にあるときに5Vの電源電圧D
に近い電位までデイジトツト線Ｄ，を充電する
ためパルスφBでゲートが駆動されるチヤージア
ツプトランジスタ８，９のソースをそれぞれのデ
イジツト線Ｄ，に結合し、ドレインを電源線Ｖ
Dに接続する。
モリ回路は、互いに他のドレインにゲートが結合
する如く交又接続された一対のトランジスタ１，
２と、各トランジスタ１，２の共通のソース節点
Ｃを駆動パルスφSの上昇によりセンス開始後に
低電位に下降せしめる駆動トランジスタ３を有す
る。一対のトランジスタ１，２の交又接続点にあ
たるドレインであるセンス節点Ａ，Ｂはそれぞれ
のデイジツト線Ｄ，に対して伝達パルスφTで
ゲートが駆動される伝達トランジスタ４，５のド
レイン・ソースをそれぞれ介して結合される。こ
トランジスタ４，５は後述するようにゲートを基
準電位（GND）とした時に低インピーダンスを
示すデイプレシヨン型トランジスタであり、この
実施例では5Vの電源電圧に対して−1.5Vのゲー
トを値を有する。この図の回路内のトランジスタ
は全てＮチヤンネルMOSトランジスタであり、
集積回路構成を有する。デイジツト線Ｄ，はド
レインが電源電圧Ｖpのほぼ1/2のレベルの中間電
圧源線Ｖpに接続するトランジスタ６，７のソー
スにそれぞれ給合し、そのゲートに与えられるパ
ルスφpによりプリチヤージの際に電源電圧に対
して中間程度の約2Vの電源電圧Ｖpによつてプリ
チヤージされる。又、センス開始後で伝達トラン
ジスタが遮断状態にあるときに5Vの電源電圧D
に近い電位までデイジトツト線Ｄ，を充電する
ためパルスφBでゲートが駆動されるチヤージア
ツプトランジスタ８，９のソースをそれぞれのデ
イジツト線Ｄ，に結合し、ドレインを電源線Ｖ
Dに接続する。
メモリセル１０，１１およびダミーセル１２，
１３はこの実施例の集積回路構成では基体シリコ
ンの同一表面に実質的に同一の幾可学形状で得ら
れた１トランジスタ型セルである。それぞれのメ
モリセル内のトランジスタ１４，１５，１６，１
７はゲート電極がワード線φWi，φWi+1もしくは
ダミーワード線φDW，φ′DWに結合し、ドレイン
およびソースの一方がデイジツト線Ｄ，に接続
し、他方は共通の一端が電源線ＶDに結合する容
量素子１８，１９，２０，２１の他端に接続して
いる。
１３はこの実施例の集積回路構成では基体シリコ
ンの同一表面に実質的に同一の幾可学形状で得ら
れた１トランジスタ型セルである。それぞれのメ
モリセル内のトランジスタ１４，１５，１６，１
７はゲート電極がワード線φWi，φWi+1もしくは
ダミーワード線φDW，φ′DWに結合し、ドレイン
およびソースの一方がデイジツト線Ｄ，に接続
し、他方は共通の一端が電源線ＶDに結合する容
量素子１８，１９，２０，２１の他端に接続して
いる。
又、この実施例のメモリ回路は、デイジツト線
Ｄ，へのセンス開始後のチヤージアツプを許容
し、且つ高速アクセス時間特性を確保するため、
情報信号の一対の入出力線Ｉ／Ｏ，をデコ
ード出力制御信号Ｙでゲートが駆動されるトラン
ジスタ２２，２３を介して、それぞれセンス節点
Ａ，Ｂに結合する。交又接続のトランジスタ１，
２の共通のソース節点ＣはパルスφSをゲートに
与えることにより電位を下降するトランジスタ３
と共にプリチヤージパルスφpによりセンス節点
Ｃを中間電位に充電する、トランジスタ２４を通
して中間電源線Ｖpに結合される。
Ｄ，へのセンス開始後のチヤージアツプを許容
し、且つ高速アクセス時間特性を確保するため、
情報信号の一対の入出力線Ｉ／Ｏ，をデコ
ード出力制御信号Ｙでゲートが駆動されるトラン
ジスタ２２，２３を介して、それぞれセンス節点
Ａ，Ｂに結合する。交又接続のトランジスタ１，
２の共通のソース節点ＣはパルスφSをゲートに
与えることにより電位を下降するトランジスタ３
と共にプリチヤージパルスφpによりセンス節点
Ｃを中間電位に充電する、トランジスタ２４を通
して中間電源線Ｖpに結合される。
第２図は第１図の実施例の動作をより良く理解
するための動作波形図である。この図に示すよう
に第１図の実施例はプリチヤージ期間t1に高電位
にあるパルスφp，φTによりデイジツト線Ｄ，
およびセンス節点Ａ，Ｂは2V程度に充電され
る。プリチヤージ電位Ｖpが電源電圧ＶDに比して
低いため、プリチヤージ時間、すなわちリセツト
時間は50nS以下にも短縮され得る。プリチヤー
ジ期間後に信号検出が開始されるとワード線の駆
動パルスφWとダミーワード線の駆動パルスφDW
が高電位になり、センスアンプから伸び出すデイ
ジツト線対Ｄ，の一方のメモリセルと他方のダ
ミーセルのトランジスタが導通し、それぞれ容量
素子の電荷に対応してデイジツト線電位が変化
し、且つ同様にセンス節点Ａ，Ｂの電位もそれぞ
れ変化する。次に伝達パルスφTが基準電位に下
降し、駆動パルスφSが漸増することによりセン
ス期間t2に入る。センス開始直後の伝達トランジ
スタ４，５は共に遮断状態であり、センスアンプ
内のセンス節点対Ａ，Ｂの電位差のみ増巾され始
める。この時デイジツト線対Ｄ，にはチヤージ
アツプパルスφBを高電位とするとにより、デイ
ジツト線対Ｄ，を電源電圧Ｖpに上昇させる。
デイジツト線対のそれぞれへの充電期間t3の終了
後にはセンス節点Ａ，Ｂの一方の電位の下降によ
りこの節点に結合する伝達トランジスタ４，５の
一方は導電状態になり、デイジツト線対Ｄ，の
一方からセンス節点Ａ，Ｂの一方への電流路を生
じる。センス節点の高電位側およびデイジツト線
の高電位側はチヤージアツプされた電位に保たれ
伝達パルスφTが鎖び高電位となつたのちのリフ
レツシユ期間t4において、デイジツト線対の電位
ＶD，Ｖ〓は基準電位Ｏと電源電位ＶDとの最大振
巾を生じ、この期間にt4に制御信号Ｙは高レベル
となり、読み出しがされる。ワード線φWの電位
が下降することによりリフレツシユ期間が完了
し、当該メモリセルの容量素子に対してリフレツ
シユ情報が蓄積される。駆動パルスφSの下降お
よびプリチヤージパルスφpの上昇でプリチヤー
ジ期間に入り、この期間内でデイジツト線対Ｄ，
が中間伝位に充電された時点でダミーワード線
への駆動パルスφDWが下降し、ダミーセルリフレ
ツシユ期間t5が終了する。
するための動作波形図である。この図に示すよう
に第１図の実施例はプリチヤージ期間t1に高電位
にあるパルスφp，φTによりデイジツト線Ｄ，
およびセンス節点Ａ，Ｂは2V程度に充電され
る。プリチヤージ電位Ｖpが電源電圧ＶDに比して
低いため、プリチヤージ時間、すなわちリセツト
時間は50nS以下にも短縮され得る。プリチヤー
ジ期間後に信号検出が開始されるとワード線の駆
動パルスφWとダミーワード線の駆動パルスφDW
が高電位になり、センスアンプから伸び出すデイ
ジツト線対Ｄ，の一方のメモリセルと他方のダ
ミーセルのトランジスタが導通し、それぞれ容量
素子の電荷に対応してデイジツト線電位が変化
し、且つ同様にセンス節点Ａ，Ｂの電位もそれぞ
れ変化する。次に伝達パルスφTが基準電位に下
降し、駆動パルスφSが漸増することによりセン
ス期間t2に入る。センス開始直後の伝達トランジ
スタ４，５は共に遮断状態であり、センスアンプ
内のセンス節点対Ａ，Ｂの電位差のみ増巾され始
める。この時デイジツト線対Ｄ，にはチヤージ
アツプパルスφBを高電位とするとにより、デイ
ジツト線対Ｄ，を電源電圧Ｖpに上昇させる。
デイジツト線対のそれぞれへの充電期間t3の終了
後にはセンス節点Ａ，Ｂの一方の電位の下降によ
りこの節点に結合する伝達トランジスタ４，５の
一方は導電状態になり、デイジツト線対Ｄ，の
一方からセンス節点Ａ，Ｂの一方への電流路を生
じる。センス節点の高電位側およびデイジツト線
の高電位側はチヤージアツプされた電位に保たれ
伝達パルスφTが鎖び高電位となつたのちのリフ
レツシユ期間t4において、デイジツト線対の電位
ＶD，Ｖ〓は基準電位Ｏと電源電位ＶDとの最大振
巾を生じ、この期間にt4に制御信号Ｙは高レベル
となり、読み出しがされる。ワード線φWの電位
が下降することによりリフレツシユ期間が完了
し、当該メモリセルの容量素子に対してリフレツ
シユ情報が蓄積される。駆動パルスφSの下降お
よびプリチヤージパルスφpの上昇でプリチヤー
ジ期間に入り、この期間内でデイジツト線対Ｄ，
が中間伝位に充電された時点でダミーワード線
への駆動パルスφDWが下降し、ダミーセルリフレ
ツシユ期間t5が終了する。
この動作期間で入出力線への信号の伝達はセン
ス節点の容量がデイジツト線に比してきわめて小
さいためチヤージアツプ期間付近に完了して居
り、デイジツト線へのチヤージアツプによるアク
セス時間の遅れを生じない。又、デイジツト線へ
のチヤージアツプ期間に伝達トランジスタが実質
的に遮断状態にあるため、チヤージアツプ電流が
センスアンプを通して流れることなく、電力消費
における静電力損失がない。メモリセルとダミー
セルとは同一形状の同一容量素子による比較が成
されるため、きわめて平衡性が優れ高感度の情報
検出を実現する。
ス節点の容量がデイジツト線に比してきわめて小
さいためチヤージアツプ期間付近に完了して居
り、デイジツト線へのチヤージアツプによるアク
セス時間の遅れを生じない。又、デイジツト線へ
のチヤージアツプ期間に伝達トランジスタが実質
的に遮断状態にあるため、チヤージアツプ電流が
センスアンプを通して流れることなく、電力消費
における静電力損失がない。メモリセルとダミー
セルとは同一形状の同一容量素子による比較が成
されるため、きわめて平衡性が優れ高感度の情報
検出を実現する。
尚、上述の実施例において、入出力情報をセン
ス節点からではなくデイジツト線から与えること
も可能である。又、共通ソース節点へのプリチヤ
ージは必要に応じて省略され得る。
ス節点からではなくデイジツト線から与えること
も可能である。又、共通ソース節点へのプリチヤ
ージは必要に応じて省略され得る。
第１図はこの発明の一実施例の回路図、第２図
は第１図の実施例の動作を説明するための動作波
形図である。 図中、１，２……センスアンプ内の襷掛の一対
のトランジスタ、３……共通ソース節点Ｃの電位
を制御する駆動トランジスタ、４，５……デイジ
ツト線Ｄ，とセンス節点Ａ，Ｂとを結合する伝
達トランジスタ、６，７……プリチヤージ用トラ
ンジスタ、８，９……チヤージアツプ用トランジ
スタ、１０，１１……メモリセル、１２，１３…
…ダミーセル。
は第１図の実施例の動作を説明するための動作波
形図である。 図中、１，２……センスアンプ内の襷掛の一対
のトランジスタ、３……共通ソース節点Ｃの電位
を制御する駆動トランジスタ、４，５……デイジ
ツト線Ｄ，とセンス節点Ａ，Ｂとを結合する伝
達トランジスタ、６，７……プリチヤージ用トラ
ンジスタ、８，９……チヤージアツプ用トランジ
スタ、１０，１１……メモリセル、１２，１３…
…ダミーセル。
Claims (1)
- １ 一対のデイジツト線と、一対の節点でゲート
およびドレイン（又はソース）が交差接続されソ
ース（又はドレイン）が共通節点に共通に接続さ
れた一対のフリツプフロツプトランジスタを有す
るセンス回路と、該一対のデイジツト線および該
共通節点をセンス開始前にプリチヤージする手段
と、ダミーセルを付勢して上記デイジツト線にプ
リチヤージされた電位をダミーセルに書き込む手
段と、デイジツト線と該一対の節点とを結合する
一対のデプレシヨン型伝達トランジスタとを有
し、前記伝達トランジスタのゲートはセンス開始
時に上記プリチヤージされたデイジツト線の電位
よも低い電位に設定されることを特徴とするダイ
ナミツクMOSメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP797678A JPS54101230A (en) | 1978-01-26 | 1978-01-26 | Dynamic mos memory circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP797678A JPS54101230A (en) | 1978-01-26 | 1978-01-26 | Dynamic mos memory circuit |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60221272A Division JPS6192497A (ja) | 1985-10-04 | 1985-10-04 | メモリ回路 |
| JP61025368A Division JPS61180996A (ja) | 1986-02-07 | 1986-02-07 | ダイナミツクｍｏｓメモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54101230A JPS54101230A (en) | 1979-08-09 |
| JPS6149760B2 true JPS6149760B2 (ja) | 1986-10-30 |
Family
ID=11680476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP797678A Granted JPS54101230A (en) | 1978-01-26 | 1978-01-26 | Dynamic mos memory circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54101230A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5755592A (en) * | 1980-09-18 | 1982-04-02 | Nec Corp | Memory device |
| JPS5823388A (ja) * | 1981-08-05 | 1983-02-12 | Nec Corp | メモリ装置 |
| JPS63166090A (ja) * | 1986-12-26 | 1988-07-09 | Toshiba Corp | スタティック型メモリ |
| JP4901211B2 (ja) * | 2005-12-26 | 2012-03-21 | 株式会社東芝 | センスアンプ及び半導体記憶装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1523752A (en) * | 1974-08-28 | 1978-09-06 | Siemens Ag | Dynamic semiconductor data stores |
| JPS5221733A (en) * | 1975-08-11 | 1977-02-18 | Nippon Telegr & Teleph Corp <Ntt> | Microsignal detection circuit |
| JPS52152129A (en) * | 1976-06-14 | 1977-12-17 | Nippon Telegr & Teleph Corp <Ntt> | Memory signal detection-amplification unit |
-
1978
- 1978-01-26 JP JP797678A patent/JPS54101230A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54101230A (en) | 1979-08-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR930010938B1 (ko) | 동작전원 전압으로써 복수의 정격 전압을 가지는 다이나믹 · 랜덤 · 액세스 · 메모리 | |
| JPS60239993A (ja) | ダイナミツク型半導体記憶装置 | |
| US4951256A (en) | Apparatus and method for driving sense amplifier in dynamic random access memory | |
| JPS6145316B2 (ja) | ||
| US4409672A (en) | Dynamic semiconductor memory device | |
| JPS6011393B2 (ja) | 感知増幅器 | |
| JP2680939B2 (ja) | 半導体記憶装置 | |
| JPS5925311B2 (ja) | 感知増幅器 | |
| JPS5947388B2 (ja) | 増巾回路 | |
| JPH02218090A (ja) | 半導体メモリ | |
| JPS6236310B2 (ja) | ||
| JP2555156B2 (ja) | ダイナミックｒａｍ | |
| JPS59132491A (ja) | センスアンプ | |
| JPS61180996A (ja) | ダイナミツクｍｏｓメモリ装置 | |
| US4542484A (en) | Sense amplifier with high speed, stabilized read-out | |
| JPS6129071B2 (ja) | ||
| JP2522056B2 (ja) | センス増幅器駆動方式 | |
| JPS5939836B2 (ja) | 記憶集積回路 | |
| JPS63308790A (ja) | 半導体記憶装置 | |
| JPH0449194B2 (ja) | ||
| JPH0156475B2 (ja) | ||
| JPS5947389B2 (ja) | 記憶回路 | |
| JPS6118280B2 (ja) | ||
| JPS586233B2 (ja) | メモリ | |
| JPS6034191B2 (ja) | 記憶回路 |