JPS6034824B2 - Ｍｏｓ電界効果形半導体装置 - Google Patents
Ｍｏｓ電界効果形半導体装置Info
- Publication number
- JPS6034824B2 JPS6034824B2 JP54054620A JP5462079A JPS6034824B2 JP S6034824 B2 JPS6034824 B2 JP S6034824B2 JP 54054620 A JP54054620 A JP 54054620A JP 5462079 A JP5462079 A JP 5462079A JP S6034824 B2 JPS6034824 B2 JP S6034824B2
- Authority
- JP
- Japan
- Prior art keywords
- field effect
- voltage
- mos field
- gate
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Protection Of Static Devices (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明はＭＯＳ電界効果形トランジスタを主要能動素子
とするＭＯＳ・ＩＣに係り、特に異常電圧によるゲート
酸化膜の破壊を防止する回路に関する。
とするＭＯＳ・ＩＣに係り、特に異常電圧によるゲート
酸化膜の破壊を防止する回路に関する。
第１図は従釆のＭＯＳ電界効果形トランジスタの入力保
護回路の一例である。
護回路の一例である。
同図において、１は破壊防止用のダイオード、２はそれ
によって破壊防止されるＭＯＳ電界効果形トランジスタ
である。すなわち、ＭＯＳ電界効果形トランジスタのゲ
ートは、その構造上、例えば、アルミニウムからなるゲ
ート金属Ｍと基板Ｂとをその両電極とし、かつその中間
に絶縁物、つまりシリコン酸化膜○をもつ平行コンデン
サであるとみなされるので、許容し得る印加電圧の大き
さには自ずから限度がある。
によって破壊防止されるＭＯＳ電界効果形トランジスタ
である。すなわち、ＭＯＳ電界効果形トランジスタのゲ
ートは、その構造上、例えば、アルミニウムからなるゲ
ート金属Ｍと基板Ｂとをその両電極とし、かつその中間
に絶縁物、つまりシリコン酸化膜○をもつ平行コンデン
サであるとみなされるので、許容し得る印加電圧の大き
さには自ずから限度がある。
そこで、入力端子Ｔとアース端子Ｅとの間に前記ダイオ
ードＤを介挿しておくことによって、ＭＯＳ電界効果形
トランジスタの入力ゲートＧに過大な電圧が印加される
のを阻止し、ゲートの破壊を防止しようとしているので
ある。しかして、前記ダイオードＤが、ＭＯＳ電界効果
形トランジスタのゲート破壊防止のために有効に働くに
は、ダイオードのブレークダウン電圧ＶＢが、ＭＯＳ電
界効果形トランジスタのゲート破壊耐圧ＶＭより低くな
らなければならないが、この条件を満足させることは、
次に述べるように、実際問題としてきわめて困難である
。
ードＤを介挿しておくことによって、ＭＯＳ電界効果形
トランジスタの入力ゲートＧに過大な電圧が印加される
のを阻止し、ゲートの破壊を防止しようとしているので
ある。しかして、前記ダイオードＤが、ＭＯＳ電界効果
形トランジスタのゲート破壊防止のために有効に働くに
は、ダイオードのブレークダウン電圧ＶＢが、ＭＯＳ電
界効果形トランジスタのゲート破壊耐圧ＶＭより低くな
らなければならないが、この条件を満足させることは、
次に述べるように、実際問題としてきわめて困難である
。
すなわち、ダイオードのブレークダウン電圧ＶＢは、基
板Ｓの濃度の関数であるが、基板の濃度はＭＯＳ・ＩＣ
の諸特性に直接関係してくるため、使用できる基板の濃
度にはある範囲があり、その結果として、ダイオードの
ブレークダウン電圧は８０Ｖ以下には容易になし得ない
事情にある。
板Ｓの濃度の関数であるが、基板の濃度はＭＯＳ・ＩＣ
の諸特性に直接関係してくるため、使用できる基板の濃
度にはある範囲があり、その結果として、ダイオードの
ブレークダウン電圧は８０Ｖ以下には容易になし得ない
事情にある。
一方ＭＯＳ電界効果形トランジスタのゲート破壊耐圧Ｖ
Ｍは、ゲート酸化膜の厚さや、酸化膜中のピンホールの
有無によって変わるが、ゲート酸化膜厚１０００△程度
の場合、５の翼度にまで下がることがあり、前記条件Ｖ
Ｂ＜ＶＭを満足しない場合がでてくる。ところで、実際
にＭＯＳ電界効果形トランジスタのゲ−ト酸化膜が破壊
されるのは、人体等に帯電した静電気によることが多く
、その場合の入力信号の等価回路は第２図のようになる
。
Ｍは、ゲート酸化膜の厚さや、酸化膜中のピンホールの
有無によって変わるが、ゲート酸化膜厚１０００△程度
の場合、５の翼度にまで下がることがあり、前記条件Ｖ
Ｂ＜ＶＭを満足しない場合がでてくる。ところで、実際
にＭＯＳ電界効果形トランジスタのゲ−ト酸化膜が破壊
されるのは、人体等に帯電した静電気によることが多く
、その場合の入力信号の等価回路は第２図のようになる
。
同図において、３は高電圧発生装置、４は人体の静電容
量（通常１００〜２００ｐＦ）、５は人体の内部抵抗及
び接触抵抗（通常５０００程度）、６はＭＩＳ・ＩＣ、
７はリレーである。最初、リレー７が高電圧発生装置３
側に接触すると、高電圧が静電容量４の両端にたくわえ
られる。次に、リレー７がＭＯＳ・ＩＣ６側に切換わる
と、静電容量４にたくわえられていた電荷が、抵抗５を
通してＭＯＳ・ＩＣ６の入力端子Ｔに放電される。この
場合、ＭＯＳ・ＩＣの入力端子Ｔに加わる電圧波形は、
リレーが切換わった瞬間は高電圧であるが、電荷が放電
されるに従って急速に減衰するものである。
量（通常１００〜２００ｐＦ）、５は人体の内部抵抗及
び接触抵抗（通常５０００程度）、６はＭＩＳ・ＩＣ、
７はリレーである。最初、リレー７が高電圧発生装置３
側に接触すると、高電圧が静電容量４の両端にたくわえ
られる。次に、リレー７がＭＯＳ・ＩＣ６側に切換わる
と、静電容量４にたくわえられていた電荷が、抵抗５を
通してＭＯＳ・ＩＣ６の入力端子Ｔに放電される。この
場合、ＭＯＳ・ＩＣの入力端子Ｔに加わる電圧波形は、
リレーが切換わった瞬間は高電圧であるが、電荷が放電
されるに従って急速に減衰するものである。
換言すれば、ＭＯＳ・ＩＣの入力保護回路としては、直
流的な高電圧からゲ−ト酸化膜を保護することよりも、
むしろ、瞬間的な高電圧によく応答し、ある一定の電荷
量をアース端子Ｅに放電させて、ＭＯＳ電界効果形トラ
ンジスタのゲートに、ゲート破壊耐圧ＶＭ以上の高電圧
がか）らないようにすることが重要である。本発明は、
上記のような問題を解決するためになされたもので、そ
の目的とするところは、人体に帯電した静電気等による
瞬間的な高電圧の発生からＭＯＳ電界効果形トランジス
タのゲートを保護し、ゲート破壊耐圧が小さい場合でも
確実にゲートを保護し得る破壊防止回路を提供すること
である。
流的な高電圧からゲ−ト酸化膜を保護することよりも、
むしろ、瞬間的な高電圧によく応答し、ある一定の電荷
量をアース端子Ｅに放電させて、ＭＯＳ電界効果形トラ
ンジスタのゲートに、ゲート破壊耐圧ＶＭ以上の高電圧
がか）らないようにすることが重要である。本発明は、
上記のような問題を解決するためになされたもので、そ
の目的とするところは、人体に帯電した静電気等による
瞬間的な高電圧の発生からＭＯＳ電界効果形トランジス
タのゲートを保護し、ゲート破壊耐圧が小さい場合でも
確実にゲートを保護し得る破壊防止回路を提供すること
である。
以下、本発明の詳細を図示の実施例に従って説明する。
第３図は、本発明の−実施例を示す回路図である。図中
、８はＮＰＮ形トランジスタ、９，１０はそれぞれ抵抗
Ｒ，，Ｒ２，１０はコンデンサＣ，２は破壊防止される
ＭＯＳ電界効果形トランジスタである。入力端子Ｔとア
ース端子Ｅの間に抵抗Ｒ，，Ｒ２とコンデンサＣの直列
回路ができており、抵抗Ｒ，とＲ２の後続点がＮＰＮ形
トランジスタのベースに接続されている。
、８はＮＰＮ形トランジスタ、９，１０はそれぞれ抵抗
Ｒ，，Ｒ２，１０はコンデンサＣ，２は破壊防止される
ＭＯＳ電界効果形トランジスタである。入力端子Ｔとア
ース端子Ｅの間に抵抗Ｒ，，Ｒ２とコンデンサＣの直列
回路ができており、抵抗Ｒ，とＲ２の後続点がＮＰＮ形
トランジスタのベースに接続されている。
従って、瞬間的な入力電圧に対してＮＰＮ形トランジス
タのベース．ェミツタ間電圧はＲ，とＲ２の分割比で決
まる。今、ＭＯＳ電界効果形トランジスタ２の入力電圧
規格の最大値をＶＩＭＡｘとし、ＮＰＮ形トランジスタ
８のベース・ェミツタ間のオン電圧をＶＢ８とするなら
ばＶ肌；母２≦Ｖ班 〔１〕 となるように抵抗Ｒ，とＲ２をつくる。
タのベース．ェミツタ間電圧はＲ，とＲ２の分割比で決
まる。今、ＭＯＳ電界効果形トランジスタ２の入力電圧
規格の最大値をＶＩＭＡｘとし、ＮＰＮ形トランジスタ
８のベース・ェミツタ間のオン電圧をＶＢ８とするなら
ばＶ肌；母２≦Ｖ班 〔１〕 となるように抵抗Ｒ，とＲ２をつくる。
次に、第３図の破壊防止回路の動作について説明する。
入力端子Ｔに、第２図の等価回路で示される装置より負
極性の高電圧が印加されると、ＮＰＮ形トランジスタ８
のベース・ェミッタ接合には順方向電圧がか）り、ベー
ス・コレクタ接合には逆方向電圧がか）る。逆方向電圧
がか）つたＰＮ接合はブレークダウンしていない場合、
等価的にコンデンサとみなされるが、その容量は第３図
１１の，コンデンサの容量を十分大きくとることにより
、無視できる程度のものとする。抵抗Ｒ，とＲ２を式〔
１〕のように設定するＮＰＮ形トランジスタ８は入力端
子Ｔから印放された電圧が入力電圧規格の最大値Ｖ，Ｍ
Ａｘ以下ではベース・ェミッタ接合が順バイアスこれな
いので動作せず、入力端子Ｔからの印加電圧がそのま）
八４０Ｓ電界効果形トランジスタ２のゲート入力となる
が、入力端子Ｔからの印カロ電圧が入力電圧規格の最大
値Ｖ，Ｍ＾ｘを越え、かつ式〔１〕を満たさなくなると
、ベース・ヱミッタ接合が順バイアスされ動作する。
極性の高電圧が印加されると、ＮＰＮ形トランジスタ８
のベース・ェミッタ接合には順方向電圧がか）り、ベー
ス・コレクタ接合には逆方向電圧がか）る。逆方向電圧
がか）つたＰＮ接合はブレークダウンしていない場合、
等価的にコンデンサとみなされるが、その容量は第３図
１１の，コンデンサの容量を十分大きくとることにより
、無視できる程度のものとする。抵抗Ｒ，とＲ２を式〔
１〕のように設定するＮＰＮ形トランジスタ８は入力端
子Ｔから印放された電圧が入力電圧規格の最大値Ｖ，Ｍ
Ａｘ以下ではベース・ェミッタ接合が順バイアスこれな
いので動作せず、入力端子Ｔからの印加電圧がそのま）
八４０Ｓ電界効果形トランジスタ２のゲート入力となる
が、入力端子Ｔからの印カロ電圧が入力電圧規格の最大
値Ｖ，Ｍ＾ｘを越え、かつ式〔１〕を満たさなくなると
、ベース・ヱミッタ接合が順バイアスされ動作する。
その場合のベース電圧は前記抵抗Ｒ，，Ｒ２の和（Ｒ，
十Ｒ２）とコンデンサＣの時定数（７：Ｃ（Ｒ，十Ｒ２
））に従って変化し、ベース・ヱミッタ接合が順バイア
スされている期間だけＮＰＮ形トランジスタ８は導通し
、入力端子Ｔに印加された負電荷をアース端子Ｅに放電
する。そして、時間がたてだベース・ェミッタ接合は順
バイアスされなくなり、ＮＰＮ形トランジスタ８は非導
通となる。前にも述べたように、人体の静電容量は１０
０〜２００ｐＦと小さく、これにたくわえられている電
荷量も小さいから、ＮＰＮ形トランジスタ８の導適期間
が短かくても、瞬間的な高電圧の発生を防止し、ＭＯＳ
電界効果形トランジスタのゲートを保護することができ
る。注意すべきことは、以上述べた動作がター−ィオー
ドのブレークダウン電圧ＶＢより低い電圧がおこってい
ることである。
十Ｒ２）とコンデンサＣの時定数（７：Ｃ（Ｒ，十Ｒ２
））に従って変化し、ベース・ヱミッタ接合が順バイア
スされている期間だけＮＰＮ形トランジスタ８は導通し
、入力端子Ｔに印加された負電荷をアース端子Ｅに放電
する。そして、時間がたてだベース・ェミッタ接合は順
バイアスされなくなり、ＮＰＮ形トランジスタ８は非導
通となる。前にも述べたように、人体の静電容量は１０
０〜２００ｐＦと小さく、これにたくわえられている電
荷量も小さいから、ＮＰＮ形トランジスタ８の導適期間
が短かくても、瞬間的な高電圧の発生を防止し、ＭＯＳ
電界効果形トランジスタのゲートを保護することができ
る。注意すべきことは、以上述べた動作がター−ィオー
ドのブレークダウン電圧ＶＢより低い電圧がおこってい
ることである。
つまり第３図のゲート破壊防止回路では、入力端子Ｔに
印加される電圧が上昇して、ダイオードがブレークダウ
ンする以前にＮＰＮ形トランジスタ８が導通して高電圧
の発生を防ぐので、たとえゲート破壊耐圧ＶＭが５０Ｖ
程度にまで低下しても、確実にゲートを保護することが
できる。しかも抵抗９，１０（Ｒ，，Ｒ２）の比を式〔
１〕で決めることにより、入力端子から印加される電圧
がＭＯＳ−ＩＣの入力電圧規格の最大値以下ではゲート
保護回路が働かず、ＭＯＳ−ＩＣの入力電圧規格の最大
値を越え、かつ式〔１〕を満たさなくなると、ゲート保
護回路が働くようにすることができる。第４図は、第３
図の回路の一実施例を示す縦断面図である。
印加される電圧が上昇して、ダイオードがブレークダウ
ンする以前にＮＰＮ形トランジスタ８が導通して高電圧
の発生を防ぐので、たとえゲート破壊耐圧ＶＭが５０Ｖ
程度にまで低下しても、確実にゲートを保護することが
できる。しかも抵抗９，１０（Ｒ，，Ｒ２）の比を式〔
１〕で決めることにより、入力端子から印加される電圧
がＭＯＳ−ＩＣの入力電圧規格の最大値以下ではゲート
保護回路が働かず、ＭＯＳ−ＩＣの入力電圧規格の最大
値を越え、かつ式〔１〕を満たさなくなると、ゲート保
護回路が働くようにすることができる。第４図は、第３
図の回路の一実施例を示す縦断面図である。
図中、１２はＮ形導電性を有するシリコ‐ン基板で、Ｍ
ＯＳ電界効果形トランジスタ２の基板Ｓとなり、またＮ
ＰＮ形トランジスタ８のコレクタとなる。そして、この
Ｎ形基板１２の上に、例えばボロン等のＰ形不純物を拡
散して、ＮＰＮ形トランジスタ８のベースとなる深いＰ
形領域１４と、抵抗９となる浅いＰ形領域１５と、一部
が抵抗１０となり、一部がコンデンサー１の一方の電極
となる浅いＰ形領域１３、更にＭＯＳ電界効果形トラン
ジスタ２のソース及びドレィンとなる浅いＰ形領域１６
，１７を形成する。そして深いＰ形領域１４の上に、Ｎ
ＰＮ形トランジスタ８のェミッタとなるＮ形領域が形成
してあり、前記浅いＰ形領域１５，１６，１７とＮ形領
域１８の一部を除いて、表面はシリコン酸化膜１９でお
おわれている。また前記シリコン酸化膜１９の一部１９
ａは、膜厚が他の部分よりも薄く形成してある。そして
、上記のごとく形成したもののさらに外表面には、ァＩ
Ｊミニウム等の導電膜２０が、引出し用等の配線、ある
いはコンデンサ１１の一方の電極として選択的に形成し
てある。ここで、コンデンサー１の形成に使われている
シリコン酸化膜厚が厚いのは、入力端子Ｔに高電圧が印
加された時、酸化膜が破壊されるのを防止するためであ
る。第５図は、本発明の他の実施例を示す回路図である
。
ＯＳ電界効果形トランジスタ２の基板Ｓとなり、またＮ
ＰＮ形トランジスタ８のコレクタとなる。そして、この
Ｎ形基板１２の上に、例えばボロン等のＰ形不純物を拡
散して、ＮＰＮ形トランジスタ８のベースとなる深いＰ
形領域１４と、抵抗９となる浅いＰ形領域１５と、一部
が抵抗１０となり、一部がコンデンサー１の一方の電極
となる浅いＰ形領域１３、更にＭＯＳ電界効果形トラン
ジスタ２のソース及びドレィンとなる浅いＰ形領域１６
，１７を形成する。そして深いＰ形領域１４の上に、Ｎ
ＰＮ形トランジスタ８のェミッタとなるＮ形領域が形成
してあり、前記浅いＰ形領域１５，１６，１７とＮ形領
域１８の一部を除いて、表面はシリコン酸化膜１９でお
おわれている。また前記シリコン酸化膜１９の一部１９
ａは、膜厚が他の部分よりも薄く形成してある。そして
、上記のごとく形成したもののさらに外表面には、ァＩ
Ｊミニウム等の導電膜２０が、引出し用等の配線、ある
いはコンデンサ１１の一方の電極として選択的に形成し
てある。ここで、コンデンサー１の形成に使われている
シリコン酸化膜厚が厚いのは、入力端子Ｔに高電圧が印
加された時、酸化膜が破壊されるのを防止するためであ
る。第５図は、本発明の他の実施例を示す回路図である
。
第３図と異なる点は、ＮＰＮ形トランジスタ８のェミッ
タではなく、ベースをＭＯＳ電界効果形トランジスタ２
のゲートに接続したことで、前述のようにベースの電圧
波形は抵抗Ｒ，，Ｒ２の和とコンデンサＣの時定数によ
り、なまったものとなるから、より大きな保護効果が得
られる。第６図、第５図の回路の一実施例を示す縦断面
図である。第７図は、本発明の他の実施例を示す回路図
であり、特性面からいえば、第３図の回路とほぼ同じで
ある。
タではなく、ベースをＭＯＳ電界効果形トランジスタ２
のゲートに接続したことで、前述のようにベースの電圧
波形は抵抗Ｒ，，Ｒ２の和とコンデンサＣの時定数によ
り、なまったものとなるから、より大きな保護効果が得
られる。第６図、第５図の回路の一実施例を示す縦断面
図である。第７図は、本発明の他の実施例を示す回路図
であり、特性面からいえば、第３図の回路とほぼ同じで
ある。
第８図は、第７図の回路の一実施例を示す縦断面図であ
る。
る。
図中、２１は浅いＰ形領域であり、第７図の抵抗１０１
こなる。図中、２２は浅いＰ形領域であり、第７図のコ
ンデンサ１１の一方の電極になる。第４図、第６図、第
８図において、抵抗９，１川ま拡散抵抗を用いているが
、これに限定されるものではなく、種々の変形が可能で
ある。
こなる。図中、２２は浅いＰ形領域であり、第７図のコ
ンデンサ１１の一方の電極になる。第４図、第６図、第
８図において、抵抗９，１川ま拡散抵抗を用いているが
、これに限定されるものではなく、種々の変形が可能で
ある。
また、コンデンサ１１の形式も第４図、第６図、第８図
の方式に限られるものではない。第３図、第５図、第７
図では入力端子ＴとＮＰＮ形トランジスタ８のェミッタ
の間に抵抗が存在しないが、保護効果を増すために保護
抵抗を介在させてもよい。
の方式に限られるものではない。第３図、第５図、第７
図では入力端子ＴとＮＰＮ形トランジスタ８のェミッタ
の間に抵抗が存在しないが、保護効果を増すために保護
抵抗を介在させてもよい。
しかし、この場合も入力端子Ｔに印加された高電圧をト
ランジスタ８を導通させてアース端子Ｅに放電し、ＭＯ
Ｓ電界効果形トタランジス夕２のゲートを保護するのは
、本発明による保護回路であることはもちろんである。
本発明の他の実施例として、第７図の回路のＮＰＮ形ト
ランジスタ８のェミツタではなく、ベースをＭＯＳ電界
効果形トランジスタのゲートに０接続したものがある。
回路の形及び特性は第５図の回路とほぼ同じになる。な
お、上記の説明では、半導体の導電型および電位極性を
固定して説明したが、本発明はこれに限定されるもので
はなく、それぞれ逆にした場合夕にも、同様の効果を奏
することはいうまでもない。
ランジスタ８を導通させてアース端子Ｅに放電し、ＭＯ
Ｓ電界効果形トタランジス夕２のゲートを保護するのは
、本発明による保護回路であることはもちろんである。
本発明の他の実施例として、第７図の回路のＮＰＮ形ト
ランジスタ８のェミツタではなく、ベースをＭＯＳ電界
効果形トランジスタのゲートに０接続したものがある。
回路の形及び特性は第５図の回路とほぼ同じになる。な
お、上記の説明では、半導体の導電型および電位極性を
固定して説明したが、本発明はこれに限定されるもので
はなく、それぞれ逆にした場合夕にも、同様の効果を奏
することはいうまでもない。
以上詳述したように、本発明は入力端子とアース端子の
間にェミッ夕とベースを抵抗を介して電気的に接続し、
ベースとコレクタの間を抵抗とコ０ンデンサの直列回路
を介して電気的に接続したバィポーラ形トランジスタ設
けて、瞬間的な高電圧の発生から、ＭＯＳ電界効果形ト
ランジスタのゲートを保護し、ゲート破壊耐圧が低くて
も確実にゲートを保護し得る効果がある。
間にェミッ夕とベースを抵抗を介して電気的に接続し、
ベースとコレクタの間を抵抗とコ０ンデンサの直列回路
を介して電気的に接続したバィポーラ形トランジスタ設
けて、瞬間的な高電圧の発生から、ＭＯＳ電界効果形ト
ランジスタのゲートを保護し、ゲート破壊耐圧が低くて
も確実にゲートを保護し得る効果がある。
さらに、ェミツタ・ベース間の抵抗とべ‐ス・コレクタ
間の抵抗との比によって、保護回路が動作する電圧を任
意に設定することができる。
間の抵抗との比によって、保護回路が動作する電圧を任
意に設定することができる。
第１図は従来のゲート破壊防止回路の一例を示す回路図
、第２図は静電気発生装置の等価回路図、第３図は本発
明のゲート破壊防止回路の一実施例を示す回路図、第４
図は第３図の回路の一実施例を示す縦断面図、第５図及
び第７図は本発明の他の施例を示す回路図、第６図及び
第８図はそれぞれ第５図及び第７図の回路の−実施例を
示す縦断面図。 ２．・・．・・ＭＯＳ電界効果形トランジスタ、８・・
・・・・バィポーラトランジスタ、９・・・・・・第１
の抵抗、１０・…・・第２の抵抗、１１…・・・コンデ
ンサ、１２・・・・・・シリコン基板。 なお図中同一符号は同一又は相当する部分を示す。第１
図 第２図 第３図 第４図 第５図 第６図 第７図 第８図
、第２図は静電気発生装置の等価回路図、第３図は本発
明のゲート破壊防止回路の一実施例を示す回路図、第４
図は第３図の回路の一実施例を示す縦断面図、第５図及
び第７図は本発明の他の施例を示す回路図、第６図及び
第８図はそれぞれ第５図及び第７図の回路の−実施例を
示す縦断面図。 ２．・・．・・ＭＯＳ電界効果形トランジスタ、８・・
・・・・バィポーラトランジスタ、９・・・・・・第１
の抵抗、１０・…・・第２の抵抗、１１…・・・コンデ
ンサ、１２・・・・・・シリコン基板。 なお図中同一符号は同一又は相当する部分を示す。第１
図 第２図 第３図 第４図 第５図 第６図 第７図 第８図
Claims (1)
- １ ＭＯＳ電界効果形半導体素子と、エミツタとベース
を第１の抵抗を介して電気的に接続し、かつベースとコ
レクタを第２の抵抗とコンデンサの直列回路を介して電
気的に接続したバイポーラ形半導体素子とを備え、前記
ＭＯＳ電界効果形半導体素子の基板に、前記バイポーラ
形半導体素子のコレクタあるいはエミツタ若しくはベー
スを電気的に接続すると共に、前記ＭＯＳ電界効果形半
導体素子のゲートに、前記バイポーラ半導体素子のエミ
ツタ若しくはベースあるいはコレクタをそれぞれ電気的
に接続したことを特徴とするＭＯＳ電界効果形半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54054620A JPS6034824B2 (ja) | 1979-05-03 | 1979-05-03 | Ｍｏｓ電界効果形半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54054620A JPS6034824B2 (ja) | 1979-05-03 | 1979-05-03 | Ｍｏｓ電界効果形半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55146975A JPS55146975A (en) | 1980-11-15 |
| JPS6034824B2 true JPS6034824B2 (ja) | 1985-08-10 |
Family
ID=12975774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54054620A Expired JPS6034824B2 (ja) | 1979-05-03 | 1979-05-03 | Ｍｏｓ電界効果形半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6034824B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6260230U (ja) * | 1985-10-02 | 1987-04-14 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60128653A (ja) * | 1983-12-16 | 1985-07-09 | Hitachi Ltd | 半導体集積回路装置 |
-
1979
- 1979-05-03 JP JP54054620A patent/JPS6034824B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6260230U (ja) * | 1985-10-02 | 1987-04-14 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55146975A (en) | 1980-11-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2938571B2 (ja) | 集積回路のためのｓｃｒ静電放電保護 | |
| US5548134A (en) | Device for the protection of an integrated circuit against electrostatic discharges | |
| US5043782A (en) | Low voltage triggered snap-back device | |
| US6861711B2 (en) | Thick gate oxide transistor and electrostatic discharge protection utilizing thick gate oxide transistors | |
| JP3851001B2 (ja) | 静電気保護回路 | |
| JPS6223467B2 (ja) | ||
| JPH0666402B2 (ja) | 半導体集積回路装置の入力保護回路 | |
| JP2843514B2 (ja) | 保護半導体コンポーネント | |
| US5706156A (en) | Semiconductor device having an ESD protective circuitry | |
| JP2965264B2 (ja) | 低電圧でトリガされるスナップバック装置 | |
| CA1179406A (en) | Protection circuit for integrated circuit devices | |
| JP3559075B2 (ja) | Ｃｍｏｓ技術の集積電子回路用の極性反転保護装置 | |
| US5138413A (en) | Piso electrostatic discharge protection device | |
| US20030081362A1 (en) | Semiconductor controlled rectifier for use in electrostatic discharge protection circuit | |
| JPS6127916B2 (ja) | ||
| EP0202646B1 (en) | Input protection device | |
| JPS62183184A (ja) | Ｍｏｓ型集積回路 | |
| JP2723904B2 (ja) | 静電保護素子及び静電保護回路 | |
| JPH0766405A (ja) | 半導体保護装置 | |
| US4509068A (en) | Thyristor with controllable emitter short circuits and trigger amplification | |
| JP2656045B2 (ja) | 静電放電保護回路 | |
| JP2621538B2 (ja) | Ｍｏｓ保護装置 | |
| JP3101481B2 (ja) | 半導体装置 | |
| JPS6015338Y2 (ja) | 半導体装置 | |
| JPH0556657B2 (ja) |