JPS6035065B2 - 音楽演習装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、音楽演習装置における回答締切り回路に関し
、本件出願人に係る特公昭５６−９７０７号“音楽演習
装置”の改良に係るものである。

本件出願人が提出した上記“音楽演習装置”における回
路構成によれば、装置が動作し教授する和音の発音によ
る問題提示がなされ、学習者が回答のため、鍵盤装置を
教授する和音と同一の楽音を発音させるため押鍵操作を
するが、１回の問題提示に対し学習者が１回目の誤った
回答をしたのち再び鍵盤装置を操作し押し直しの１回目
、２回目の回答を行なう等の１回の問題提示に対して多
くの回答を与えることがある。そしてこの多数の回答の
うちいずれか正しい回答があれば、正答、誤答の判定を
行なう判定回路は正しい回答があったものとして、正答
の判定の処理のための出力信号を出力し、装置は次の教
授すべき和音の問題提示のための動作を行なうので、学
習者はどの回答が正しい回答であったものであるか理解
し得ない欠点があった。本発明は、上記音楽演習装置に
おける前述の欠点に鑑みてなされたものであって、、前
記発音装置と、鍵盤装置との間に、学習者の回答を１回
の問題提示に対して第１回目の回答のみを通過させ、第
２回目以降の回答を阻止するような回答締切り回路を設
け、第２回目以降の回答を阻止するようにし、しかも装
置はこの第１回目の回答の終了によって全ての動作を行
なうようにし、学習者は第１回目の回答に精神を集中で
きるようにするとともに、いずれの回答が正しい回答で
あったものであるかなどの煩しい判断をしなくてもすむ
ようにしたものである。

以下、本発明の詳細を図面とともに説明する。なお、説
明を簡単化するため、音域をＦ＃，〜Ｆ２の２４鍵とす
る。第１図は本発明による音楽演習装置の概略を説明す
るためのブロック構成図で、１はそれぞれの番地に教授
すべき和音のための情報を記憶し、そのための出力を各
出力端子１１，１２，・・・・・・，１２４にＬレベル
信号として出力し、アドレスカウンタ２からの信号によ
って、順次各番地が指定され、その番地における記憶内
容をその出力端子１，，１２，・・・…，１２４に出力
するメモリであり、各出力端子１，，１２，…・・・１
２４はＮＯＲ回路５の各ＮＯＲ回路５，，５２，・・・
…，５２４の一方の入力端子に接続されるとともに鍵盤
装置７の各鍵回路７・，７２，・．・・．・，７２４に
接続される。２は後述するスタートメモリ回路８，によ
ってリセットされ、エンドレステープレコーダ装置９か
らのセクシング信号によってアドレス信号をメモリ１に
出力し、メモリーのそれぞれの番地を１番地づっ進行さ
せて指定するアドレスカウンタであり、３は出力端子３
ｏに高速パルスを、出力端子３，，３２ ，・・…・，
３２４に各鍵盤装置７の鍵音名に対応する楽音信号を出
力する楽音信号源である。

４は後述する制御回路８からのスタートスイッチの動作
による演習開始信号、正回を得た場合の正答メモリ回路
からの信号、謀回答を得た場合の誤答メモリ路からの信
号によって起動され、メモリ１で指定される教授すべき
和音を同時に一定時間、又はいかなる鍵位置であったと
しても、ほぼ等間隔の分散和音として一定時間放音する
ための楽音ゲート信号を発生する分散和音制御回路であ
り、その各出力端子４・，４２，・．・．・．，４松は
ＮＯＲ回路５，，５２ ，・・・・・・，５２４の−方
の入力端子に接続され、各ＮＯＲ回路５，，５２，・・
・・・・，５％の他方の入力端子へは前述のようにメモ
リーの各出力端子１，，１２，・・・…，１２４が接続
され、各ＮＯＲ回路５，，５２，…・・・，５２４の出
力端子は各音楽ゲート回路６，，６２，・・・・・・，
６班の制御端子に接続されるとともに、分散和音制御回
路４の一方の入力の制御端子に接続される。

各ＮＯＲ回路５，，５２，・・・・・・，５滋は各メモ
リ出力端子１，，１２，・・・・・・，１２４からの出
力信号と、分散和音制御回路４からの全鍵を低音鍵出力
端子４，より高音鍵出力端子４２４側向って順次走しつ
つ与えられる高速パルス信号との一致によってＮＯＲ出
力信号を出力し、このＮＯＲ回路５１，５２，・・・・
・・，５２４の出力信号は楽音信号を開閉する各楽音ゲ
ート回路６，，６２，・・・・・・，６２４の制御端子
に与えられる。このための高速パルス信号は１例として
楽音信号源３のいずれかの発振周波数信号が用いられる
。ＮＯＲ回路５の出力信号（前記メモリーからの出力信
号と分散和音制御回路４からの高速パルス信号とが一致
した時のＮＯＲ出力信号）によって対応する各楽音ゲー
ト回路６，，６２，・・・・・・，６泌ま一定時間楽音
信号を放音しつづけるよう作用し、このために、メモリ
ーからの出力信号と、分散和音制御回路４からの高速パ
ルス信号とが一致した場合は、分散和音制御回路４は一
定時間楽音信号を放音するための低速パルス信号を出力
する回路である。第２図は分散和音制御回路の具体例で
あるが、詳細は特公昭５６−９７０７号に記載している
ので省略する。７は鍵の操作により連動して動作する２
系列のスイッチを用いた鍵盤装置であり、後述の第４図
に詳細を示すように、第１の系列のスイッチＳ，‐，，
Ｓ，‐２，…・・・，Ｓ，‐２４は楽音ゲート回路６，
，６２，・・・・・・，６泌を開閉制御し、第２の系列
のスイッチＳＭ，Ｓ２‐２，・・・・・・，Ｓ２‐沙ま
学習者が回答のために必要数だけの鍵を押圧操作して回
答すると、この回答が正しいものであるか誤ったもので
あるかを判定するための信号を出力し、この出力は制御
回路８を介して回答締切り回路１１に与えられる。

制御回路８は、第３図の詳細な回路構成図に示すように
スタートメモリ回路８，、誤答メモリ回路８２、正答メ
モリ回路８３、ストップメモリ回路８４ 、第１のＮＡ
ＮＤ回路８５ ，３鍵押鍵検知回路８６、比較回路８７
，４進カゥンタ８８、第２のＮＡＮＤ回路８９ ，ＡＮ
Ｄ回路８，ｏによって構成される制御回路であり、この
制御回路８にはスタートスイツチＳＷ＾及びストップス
イッチＳＷＢが付設される。

スタートメモリ回路８，はスタートスイッチＳＷ＾の操
作による信号を記憶し、その出力信号によってアドレス
カウンタ２をリセツトし、教習開始の録音音声を発生さ
せるためのエンドレステープレコーダ装置９を駆動する
ために動作する。誤答メモリ回路８２、は比較回路８７
によって学習者の回答が誤っていると判断され、その
出力信号が現われたとき学習者に今の回答は誤ったもの
であるとのコメントの録音音声を発音するためのエンド
レステープレコーダ装置９を駆動するために動作する。
正答メモリ回路８３は比較回路８７によって学習者の回
答が正しいと判断され、その出力信号が現われたとき学
習者に今の回答は正しいものであるとのコメントの録音
音声を発音するためのエンドレステープレコーダ装置９
を駆動するために動作する。ストップメモリ回路８４
はストップスイッチＳＷＢの操作による信号を記憶し、
その出力信号によって学習者に演習の終了の録音音声を
発音するためのエンドレステープレコーダ装置９を駆動
するために働作する。、３鍵押鍵検知回路８６ は学習
者が回答のために操作した鍵盤装置７の鍵数が正しく３
鍵操作されたか杏かを検知し、この検出信号を出力し、
この検出信号を比較回路８７ に与える。比較回路８７
は学習者が鍵盤装置７を操作して為した回答が正しい
回答であるか否かを判定し、正誤２通りの信号を出力す
る。４進カウンタ８８ は学習者が鍵盤装置７を操作し
て為した回答が謀回答であった場合に、再び同じ教授す
べき和音の問題提示を第３回目までに限って提示し第４
回目以降の問題堤示が行なわれないための問題提示回数
を計算するカウンタである。

すなわち、第３回目目までの問題提示に対しては、制御
回路８の第２のＮＡＮＤ回路８９ の出力によってＡＮ
Ｄ回路８，ｏは開かれて比較回路８７ の出力信号を通
過させ、第４回目以降はＮＡＮＤ回路８９ の低電圧レ
ベルＬによってＡＮＤ回路８，ｏを閉じ比較回路８７の
出力を阻止するものである。また、４進カウンタ８８の
計数に伴なう第２のＮＡＮＤ回路８９ の低電圧レベル
いま誤答メモリ回路８２を駆動する。スタートメモリ回
路８，、誤答メモリ回路８２、正答メモリ回路８３、ス
トップメモリ回路８４、４進カウンタ８８のそれぞれの
リセット端子は共通に接続してエンドレステープレコ−
ター装置９のセンシング信号出力端子に接続し、まなた
第２のＮＡＮＤ回路８９ の入力端子は４進カウンタ８
８ の出力端子に、第２のＮＡＮＤ回路８９ の出力端
子はＡＮＤ回路８，ｏの入力端子に接続し、ＡＮＤ回路
８，ｏの入力端子はスタートメモリ回路８，の出力端子
、比較回路８７ の出力端子、正答メモリ回路８３ の
出力端子の各出力端子へ接続し、ＡＮＤ回路８，。

の出力端子は分散和音制御回路４の起動パルス入力端子
へ接続する。更にまた第１のＮＡＮＤ回路８５ の入力
端子はスタートメモリ回路８，の出力端子、誤答メモリ
回路８２の出力端子、正答メモリ回路８３の出力端子、
ストップメモリ回路８４の出力端子にそれぞれ接続し、
第１のＮＡＮＤ回路８５ の出力端子はエンドレステー
プレコーダ装置９の駆動回路９，の入力端子に接続する
。エンドレステープレコ−ダ装置９は駆動回路９，、テ
ープレコーダ９２、ＮＯＴ回路９３、チャンネルゲート
回路及び増幅回路９４＾，９４Ｂ，９４ｃ，９虹とによ
って構成し、駆動回路９，は制御回路８の第１のＮＡＮ
Ｄ回路８５ からの制御信号によって、プランジャソレ
ノィドを動作させ録音テープに録音された音声信号を検
出する再生ヘッドを移動させて必要とする録音帯の録音
音声信号を検出するようにするとともに、モータを駆動
しエンドレステープを走行させるために動作する。

テープレコーダ９２は各チャンネルにそれぞれのコメン
トを持つエンドレステープと、このテープの録音帯に対
応するように設けられる再生ヘッド及びエンドレステー
プに設けられたセンシング箔（又はセンシング信号）を
検知し出力するセンシングボール（センシング検知ヘッ
ド）とで構成し、駆動回路９，のモータの回転により、
エンドレステープを走行せしめエンドレステープの録音
音声信号を出力し、センシング信号を出力する。チャン
ネルゲート回路及び増幅回路９４Ａ，９４Ｂ，９４ｃ，
９４ｏはそれぞれスタートメモリ回路８，、誤答メモリ
回路８２、誤、正答メモリ回路８３、ストップメモリ回
路８４ の出力信号によって開閉制御されるゲート回路
と各チャンネル再生ヘッド出力をィコラィズして増幅す
る増幅回路とより構成し、それぞれのチャンネルのゲー
ト回路の開閉に伴ってそれぞれのコメントを増幅して出
力し、その出力信号は音声増幅器１０へ与えられ放音さ
れる。以上の構成による音楽演習装置の詳細な動作説明
は、特公昭５６一９７０７号に記載されているので省略
する。第１図に戻り、１１は本発明による音楽演習装置
における回答締切り回路であって学習者の回答を第１回
目の回答のみを通過させ、押し直しの第２回目以降の回
答を阻止するように動作するとともに、装置の動作はこ
の第１回目の回答の終了によって全ての動作（回答の正
誤の判定、正、誤〆モリ回路の動作、エンドレステープ
レコーダ装置９の動作、分散和音制御回路４など）を行
なうようにしたものである。第４図は、本発明による音
楽演習装置の締切り回路の一実施例回路図、第５図は第
４図における動作を説明するための波形図であって、締
切り回路１１を第１のＲＳフリップフ。

ップ回路１１１と第２のＲＳフリップフロツプ回路１１
２とによって構成し、しかもこの締切り回路１１を３鍵
押鍵検知回路８６と比較回路８７との間に設けた実施例
を示したものであり、鍵盤装置７との接続も併せて示す
。以下、第４図における本発明による音楽演習装置の締
切り回路の動作を第５図の動作波形図とともに詳細に説
明する。分散和音制御回路４が動作し、楽音ゲート回路
６を開閉制御し、第１回目の教授すべき分散和音の発音
の問題堤示がされると、分散和音制御回路４を構成して
いる第２図に示す各シフトレジスタＳＩＦＴ・Ｒ，〜Ｓ
ＩＦＴ・Ｒ２４の最終シフトレジスタＳＩＦＴ・Ｒ２４
の出力端子に負のパルス信号出力を得る。

この負のパルス信号出力は第４図の入力端子８ｋの与え
られ、第５図への波形図に示すように回答締切り回路１
１の第１のＲＳフリップフロツプ回路１１，のＩＪセッ
ト端子Ｒｏに与えられてこれをトリガする。また入力端
子８ａには第５図チの波形図に示すような高速パルス信
号が与えられる。入力端子８ｋに与えられた第５図にお
ける時点Ｌ‘こおける負パルス信号は回答締切り回路１
１の第１のＲＳフリッブフロップ回路１１・をリセット
し、その出力端子Ｑに第５図ホの波形図に示す低電圧レ
ベルＬ信号を出力し、このＬレベル信号は比較回路８７
の第２のフリツプフ。ップ回路８７‐２のトリガ端子
Ｔに与えるとともに、出力端子Ｑに第５図ハの波形図に
示す高電圧レベル日信号を出力する。この高電圧レベル
日信号は回答締切り回路１１の第２のフリップフロップ
回路１１２のリセット端子Ｒ。に与えられこの第２のフ
リップフロップ回路１１２をトリガ端子Ｔに入力信号が
あれば動作可能となるようにする。この状態は回答締切
り回路１１は回答入力信号が与えられると直ちに動作を
開始する状態、即ち入力が開かれている状態である。次
に時点ｔ２において誤った１回目の回答、鍵盤装置７の
押鍵裸による回答をしたのち時点ビーこおいて離鍵し、
時点ｋｌこおいて再び鍵盤装置７の押鍵操作による誤っ
た回答をしたのち時点けこおいて離鍵した場合の回答締
切り回路１１の動作を説明する。時点ら‘こおいて鍵盤
装置７の押鍵操作による誤った回答があったものとすれ
ば、その押鍵操作によって、３鍵押鍵検知回路８６の第
１のトランジスタＱ８−，のコレクタ端子に第５図イの
波形図に示す高電圧レベル日を出力し、第２のトランジ
スタＱ蛾のコレクタ端子に第５図ニの波形図に示す低電
圧レベルＬを出力する。

また、トランジスタＱ７‐２のコレクタ端子には、第５
図ヌの波形図に示す高電圧レベル日を出力〔このトラン
ジスタＱ７‐２は謀回答である場合は高電圧レベル日を
出力し正回答である場合は低電圧レベルＬを出力する〕
する。３鍵押鍵検知回路８６の第１のトランジスタＱ８
−，のコレクタ様子の第５図イの波形図に示す高電圧レ
ベル日の立ち上り波形の前緑で、回答締切り回路１１の
第２のＲＳフリップフロップ回路１１２のトリガ端子Ｔ
をトリガし、ＲＳフリップフロップ回路１１２の出力端
子Ｑを第５図口の波形図に示す高電圧レベル日の状態と
する。

従って、比較回路８７ の第１のＮＡＮＤ回路８７‐４
の出力端子は第５図ルの波形図に示すように低電圧レベ
ルＬとなり、比較回路８７の第３のＲＳフリッブフロツ
プ回路８７‐３をリセットし、この第３のＲＳフリップ
フロップ回路８７‐３の出力端子Ｑに高電圧レベル日を
得る。次に時点りこおいて鍵盤装置７を離鍵すれば３鍵
押鍵検知回路８６、鍵盤装置７の各トランジスタＱ８−
，のコレクタ、Ｑ８‐２のコレクタ、Ｑ７‐２のコレク
タは反転し、トランジスタＱ‐，のコレクタは低電圧レ
ベルＬを、トランジスタＱ８‐２のコレクタは高電圧レ
ベル日を、トランジスタＱ７‐２のコレクタは低電圧レ
ベルＬを出力し、トランジスタＱ８‐２のコレクタの高
電圧レベル日は、その立ち上り前縁部で回答締切り回路
１１の第１のＲＳフリツプフロツプ回路１１，のトリガ
端子Ｔをトリガし、その出力端子Ｑを低電圧レベルＬに
し、この低電圧レベルＬによって第２のＲＳフリップフ
ロツプ回路１１２をリセットし、その出力端子Ｑを低電
圧レベルＬにする。

他方、回答締切り回路１１の第１のＲＳフリツプフロツ
プ回路１１１の出力端子Ｑは高電圧レベル日となり、そ
の立ち上り波形前緑で比較回路８７の第２のＲＳフリッ
プフロップ回路８７‐２のトリガ端子Ｔを第５図トの波
形図に示すようにトリガし、この第２のＲＳフリップフ
ロップ回路８Ｍの出力端子Ｑを高電圧レベル日とする。
ここで第５図チの波形図に示す高速パルスの次の立上り
波形の前緑部〔第５図チの波形図に示す時点ｔ４のとき
〕で比較回路８７の第１のＲＳフリップフロツプ回路８
７−，のトリガ端子Ｔがトリガされ、その出力端子Ｑは
低電圧レベルＬになり、この低電圧レベルＬ信号は比較
回路８７の第２のＲＳフリップフロップ回路８７‐２の
リセット端子ＲＤをトリガし、その出力端子Ｑを低電圧
レベルＬにする。比較回路８７の第１のＲＳフリップフ
ロツプ回路８７−，の出力端子Ｑの高電圧レベル日と、
前述の比較回路８７の第３のＲＳフリップフロツプ回路
８７‐３の出力端子Ｑの高電圧レベル日とによって比較
回路８７の第２のＮＡＮＤ回路８７‐５の出力端子は第
５図ワの波形図に示すように低電圧レベルＬとなり、Ａ
ＮＤ回路８，ｏをドライブし、第２回目の教授すべき分
散和音の問題堤示を行なうための分散和音制御回路４を
駆動する状態になる。この駆動状態は第５図チの高速ク
ロックパルスの次の立上り波形の前縁部で、比較回路８
の第１のＲＳフリップフロップ回路８７−，のトリガ端
子Ｔがトリガされる。この時該フリップフロップ回路８
７−，の端子Ｄは比較回路８の第２のＲＳフリップフロ
ップ回路８７‐２の出力端子Ｑ出力によって低電圧レベ
ルＬ‘こ保たれているので、その出力は時点けこおいて
トリガされ低電圧レベルＬとなり、第２のＮＡＮＤ回路
８７‐５も閉じ、その出力端子は高電圧レベルになる。
この第２回目の教授すべき分散和音の問題提示がされな
いうちに押し直しの回答があった場合は、この回答締切
り回路１１によって押し直しの情報入力は断たれている
ので第１回目の、回答のみが有効で他の押し直しの入力
は無効である。すなわち、いま時点りこおいて押し直し
の押鍵操作による回答が行なわれた場合、その押鍵操作
によって３鍵押鍵検知回路８６の第１のトランジスタＱ
‐，及び鍵盤装置７の第２のトランジスタＱ７‐２の各
コレクタ端子は共に高電圧レベル日、３鍵押鍵検知回路
８６の第２のトランジスタＱ８‐２のコレクタ端子は低
電圧レベルＬとなるが、このとき回答締切り回路１ １
の第１のＲＳフリップフロツプ回路１１，の出力端子Ｑ
は低電圧レベルＬを示しており、第２のＲＳフリップフ
ロップ回路１１２のリセット端子Ｒｏをロックしている
ので、前記３鍵押鍵検知回路８６の第１のトランジスタ
Ｑ‐，のコレクタ端子の高電圧レベル日が与えられても
、回答締切り回路１１の第２のＲＳフリップフロップ回
路１１２をトリガするこことができない。従って、比較
回路８７ の第１のＮＡＮＤ回路８７‐４の出力端子は
高電圧レベル日を保持しつつける。そして鍵盤装置７の
押されている鍵が離されたそとき（時点ｔ７において）
３鍵押鍵検知回路８６の第１のトランジスタＱ‐，及び
第２のトランジスタＱ８‐２と、鍵盤装置７の第２のト
ランジスタＱ７‐２の各コレクタ端子は逆転し、トラン
ジスタＱ−，及びトランジスタＱ７‐２のコレクタ端子
は低電圧レベルＬに、トランジスタＱ８‐２のコレクタ
端子は高電圧レベル日となる。３鍵押鍵検知回路８６の
第２のトランジスタＱ‐２の高電圧レベル日は回答締切
り回路１１の第１のＲＳフリップフロツプ回路１１，の
トリガ端子Ｔをトリガするが、すでにこの第１のＲＳフ
リップフロツプ回路１１，の出力端子Ｑは、第１回目目
の回答によってトリガされており高電圧レベル日となっ
ているので状態を変化させることができない。

ここで１回目の鍵盤装置７の押鍵操作による回答結果に
よる第２回目の教授すべき分散和音の問題提示が行なわ
れると、分散和音制御回路４の各シフトレジスタの最終
シフトレジスタＳＩＦＴ・Ｒ２４出力より第５図への波
形図に示すリセット信号が回答締切り回路１１の第１の
ＲＳフリップフロップ回路１１・のりセット端子ＲＤに
時点ら‘こおいて与えられ、回答締切り回路１１は回答
締切りが解かれら。即ち、この回答締切り回路１１の回
答締切り期間は第５図ヨの期間鍵盤装置７からの回答を
締め切ってしまうものである。以下、同様にして誤回答
の場合は時点ｔ，〜時点ｔ８までの動作が繰り返すので
あるが、同様に鍵盤装置７で正回答が与えられた場合も
、時点ら〜ｔ，３までの動作を行ない、押鍵操作が行な
われた時点で回答締切り回路１１の第１、第２のＲＳフ
リップフロップ回路１１，，１１２によって回答は締切
られ、正答のコメントが終了して、次の教授すべき分散
和音の問題提示がなされたのち時点（第５図に示す時点
ら３）において回答の締切りが解かれる。なお説明にお
いては、ＲＳフリップフロツプ回路を例にして説明した
が同効の作用を行なう回路であればこの音楽演習装置に
用いることができることはむろんのことである。以上述
べたように、本発明による音楽演習装置の回答締切り回
路は、簡単な回路構成によって、制御装置に接続するの
みで、学習者の回答を１回の問題堤示に対して第１回目
の回答のみを通過させ、第２回目以降の回答を阻止する
ような動作をし、そして第１回目の回答に対して確実に
応答して動作するので、学習者は第１回目の回答に精神
を集中できるなどの音楽演習装置においてその効果は大
である。

【図面の簡単な説明】

第１図は本発明による音楽演習装置の回答締切り回路の
概略を説明するためのブロック構成図、第２図は第１図
における分散和音制御回路４を説明するための回路構成
図、第３図は第１図における制御回路の説明のための詳
細な回路構成図、第４図は本発明による音楽演習装置の
締切り回路の一実施例詳細回路図、第５図は第４図にお
ける動作を説明するための動作波形図であって、図にお
いて１……メモリ、２……アドレスカウンタ、３…・・
・楽音信号源、４・・・・・・分散和音制御回路、５・
・・・・・ＮＯＲ回路、６・・・・・・楽音ゲート回路
、７・・・・・・鍵盤装置、８・・…・制御回路、９・
・・・・・エンドレステープレコーダ装置、１０・・…
・増幅器、１１・・・…回答締切り回路である。 第１図 第２図 第３図 第４図 第５図

Claims (1)

【特許請求の範囲】
1. １ 教授する和音表を所定番地に記憶し出力するメモリ
   と、該メモリの前記番地を選択し教授する和音を読み出
   すアドレスカウンタと、該アドレスカウンタの指令で前
   記メモリより読み出した前記和音に従つた楽音信号を得
   るための複数個の楽音ゲート回路、楽音信号源と、前記
   メモリの和音出力を一定教授期間学習者に一斉和音又は
   分散和音として教授し放音するための全鍵を低音鍵部よ
   り高音鍵部へ走査し前記楽音ゲート回路を開閉制御する
   分散和音制御回路と、学習者に開始、正答、誤答及び終
   了の指令を与えるとともにセクシング信号を出力するエ
   ンドレステープレコーダ装置と、学習者が回答のために
   操作する少なくとも１オクターブ以上の鍵盤装置と、該
   鍵盤装置の回答のため学習者の操作を検討し、正答誤答
   及び再度の和音教授の発音を制御する制御回路と、問題
   提示の１回の発音に対して学習者の回答を１回で締切り
   ２回目以降の回答を阻止する回答締切り回路とを具備し
   たことを特徴とする音楽演習装置。