JPS6035111Y2 - スイツチを具えた集積回路装置におけるチヤタリング防止回路 - Google Patents

Description

【考案の詳細な説明】 この考案は電子楽器あるいはその他室子機器のようなス
イッチを具えた集積回路装置におけるチャタリング防止
回路に関する。

集積回路を用いた電子機器は、一般に、複数の集積回路
チップによって回路装置を構成しており、各チップのピ
ンを介して相互に配線されている。

チップの組合せ構成は、発振源を内含し他のチップに制
御データ類を供給するメインチップと、このメインチッ
プから供給されたデータにもとづいて所定の限られた機
能の処理を実行する１乃至複数のサブチップとから威る
のが一般的である。

ところで、サブチップには外部から情報を入力するため
のスイッチが付属されることがあり、その場合はスイッ
チのチャタリングを適切に除去しなければならない。

チャタリングを除去する手段としては、スイッチ出力を
一定周期毎にサンプリングしてそのサンプリング出力を
スイッチの操作状態を表わす信号として利用すればよく
、これによりサンプリング周期以下のチャタリングは無
視できることになる。

しかし、サブチップ内には発振源はなくしかも限られた
機能しかもっていないので、自己のチップ内でチャタリ
ング防止用の適当なタイミング信号を独自に形成するこ
とはできず、チャタリング防止用のサンプリング周期を
設定するためにはメインチップから周期的なタイミング
信号をもってくる必要がある。

しかし１、タイミング信号供給のためにメインチップと
サブチップのピン数を増やすことは、チップサイズを拡
大することになるので好ましくない。

そこでこの考案では、メインチップで発生したタイミン
グ信号を該メインチップで発生した制御データと共に時
分割多重化してサブチップに供給し、サブチップでは時
分割多重化されたデータの中からタイミング信号をとり
出してチャタリング除去のために使用するようにしてい
る。

以下この考案を添付図面の実施例にもとづいて詳細に説
明しよう。

図は電子楽器の回路の一部分を示したもので、符号１０
がこの考案でいうメインチップに相当する集積回路を示
し、符号１１がサブチップに相当する集積回路を示す。

メインチップ１０は、鍵盤１２で押圧された鍵を検出し
てキーコードを発生するキーコーダ及び押圧鍵のキーコ
ードをいずれかの発音チャンネルに割当てるためのチャ
ンネルプロセッサ及び自動ベース・コード演奏用のキー
情報を発生する回路、自動アルペジョ演奏用のキー情報
を発生する回路等を含んでいる。

サブチップ１１は、自動リズム演奏のためのリズムパタ
ーンや自動アルペジョ演奏のためのアルペジョパターン
あるいは自動ベース・コード演奏のためのパターン等自
動演奏パターンを記憶したＲＯＭ （リードオンリイメ
モリ）を主体としている。

サブチップ１１に関連するスイッチとして自動リズム等
の演奏パターンを選択するスイッチ群１３が設けられて
いる。

スイッチ群１３における各スイッチの出力は並列−直列
変換回路１４で直列データに変換され、サブチップ１１
に供給される。

メインチップ１０において発生された複数の制御データ
のうち所定のものがサブチップ１１に供給される。

この例の場合、自動ベースコード演奏が選択されている
ことを表わす自動ベースコード選択信号ＡＢＣ１押鍵操
作に同期して自動リズムをスタートさせるために使用す
るキーオン信号ＫＯ，等が制御データとしてメインチッ
プ１０からサブチップ１１に供給される。

タイミング信号発生回路１５はクロックパルスφを分周
してチャタリング防止用の所定周期のタイミング信号Ｔ
を発生する。

多重化回路１６は、サブチップ１１に供給すべき制御デ
ータＡＢＣ。

ＫＯ，等とタイミング信号Ｔを時分割多重化して１本の
ライン１７を介してサブチップ１１に供給する。

多重化回路１６としては、例えば、所定の同期パルスＳ
Ｙ工でデータ’ｌ’、 ＡＢＣ，ＫＯ・・・・・・をシ
フトレジスタ１６Ａに並列的に読み込み、これらを直列
的に出力する構成を採用することができる。

ライン１７の多重化データはサブチップ１１内の復調回
路１８に加わり、並列データに戻される。

復調回路１８は、例えば、シフトレジスタ１８Ａとラッ
チ回路１８Ｂによって構成することができ、同期パルス
ＳＹ１と適切に同期した関係にある同期パルスＳＹ１’
によってラッチタイミングを設定する。

多重化回路１６と復調回路１８は上記のものに限らず、
要するにマルチプレクサとデマルチプレクサの関係にあ
るものを用いればよい。

復調回路１８でとり出されたタイミング信号Ｔはスイッ
チ出力データサンプリング用のアンド回路１９に加わる
。

アンド回路１９の他の入力には並列−直列変換回路１４
から供給されるスイッチ出力データが供給される。

アンド回路１９においてスイッチ出力データはタイミン
グ信号Ｔが発生しているときだけ選択され（サンプリン
グされ）、記憶回路２０に供給される。

記憶回路２０はサンプリングされた直列のスイッチ出力
データを並列化するためのシフトレジスタ２０Ａとこの
シフトレジスタ２０Ａの出力（すなわちサンプリングさ
れたスイッチ出力データ）を記憶するラッチ回路２０Ｂ
とを具えている。

従って、タイミング信号Ｔの周期で断続的にサンプリン
グされたスイッチ出力データはラッチ回路２０Ｂにて持
続的な信号とされる。

復調回路１８から出力される制御データＡＢＣ，ＫＯ，
・・・・・・及び記憶回路２０から出力されるスイッチ
出力データはパターンＲＯＭ２１に入力される。

パターンＲＯＭ２１は前述の各種自動演奏パターンを記
憶したもので、スイッチ群１３によって選択された演奏
パターンを制御データによって制御されて読み出す。

例えば、スイッチ出力データにはシンクロスタートデー
タＳＳ１ リズムスタートデータＳＴ、各種リズムに対
応するデータＲ１〜Ｒ１４、アルペジョパターン選択デ
ータＡ１〜Ａｎ等が有り、シンクロスタートデータＳＳ
が入力されている状態でキーオン信号ＫＯが与えられた
ときりズムデータＲ１〜Ｒ１４によって選択されたリズ
ムのパターンをその最初のフレーズから読み出す。

また、自動ベースコード選択信号ＡＢＣが入力されてい
る場合はリズムデータＲ１〜Ｒ１４によって選択されて
いるリズムに対応する自動ベース演奏パターン及び自動
コード演奏パターンを読み出す。

尚、タイミング信号Ｔの周期はチャタリングを有効に除
去し得る程度の周期（例えば３．５ｍｓ前後）とする。

アンド回路１９の前段に分周回路２２を設けてタイミン
グ信号Ｔを適当に分周したものを用いてサンプリングす
るようにしてもよい。

メインチップ１０及びサブチップ１１の後段には電子楽
器で一般に知られているトーンジェネレータ等が設けら
れるが、その詳細は図示しない。

以上説明したようにこの考案によれば、集積回路のピン
数を増すことなく、サブチップに入力されるスイッチ出
力のチャタリングを除去することができる。

【図面の簡単な説明】

図は電子楽器におけるこの考案の一実施例を示すブロッ
ク図である。 １０・・・・・・メインチップ、１１・・・・・・サブ
チップ、１３・・・・・・スイッチ群、１５・・・・・
・タイミング信号発生回路、１６・・・・・・多重化回
路、１８・・・・・・復調回路、１９・・・・・・スイ
ッチ出力サンプリング用アンド回路、２０・・・・・・
記憶回路。

Claims (1)

【実用新案登録請求の範囲】
1. 発振源を含み、かつ必要な制御データを発生する集積回
   路のメインチップと、スイッチの出力が供給され、かつ
   前記制御データが供給され、これら供給されたデータに
   もとづいて所定の処理を行なう集積回路のサブチップと
   を少くとも具える集積回路装置において、所定周期のタ
   イミング信号を発生する前記メインチップ内のタイミン
   グ信号発生回路と、前記タイミング信号を前記制御デー
   タに時分割多重化して前記サブチップに供給する前記メ
   インチップ内に設けられた多重化回路と、時分割多重化
   されて供給されるデータの中から前記タイミング信号を
   とり出す前記サブチップ内に設けられた復調回路と、前
   記復調回路によってとり出されたタイミング信号の周期
   に対応して断続的に前記スイッチの出力をサンプリング
   する前記サブチップ内に設けられた回路とを具え、サン
   プリングされたスイッチ出力をサブチップで利用させる
   ことによりサンプリング周期以下のスイッチのチャタリ
   ングを無視するようにしたチャタリング防止回路。