JPS6035565A - Semiconductor memory device - Google Patents
Semiconductor memory deviceInfo
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- JPS6035565A JPS6035565A JP58144718A JP14471883A JPS6035565A JP S6035565 A JPS6035565 A JP S6035565A JP 58144718 A JP58144718 A JP 58144718A JP 14471883 A JP14471883 A JP 14471883A JP S6035565 A JPS6035565 A JP S6035565A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
〔技術分封〕
本発明は、半導体記憶装置のレイアウトに関するもので
ある。DETAILED DESCRIPTION OF THE INVENTION [Technical division] The present invention relates to the layout of a semiconductor memory device.
従来の列選択線用のＭＯＳ ）ランジスタのシリコンゲ
ートによるレイアウト例を第１図に示す。FIG. 1 shows an example of the layout of a conventional column selection line MOS (MOS) transistor using a silicon gate.
Ｂ１．Ｂ２．Ｂ５．Ｂ４はピント線、ｉｌ、 Ｂ２．
Ｂ−５゜Ｂ４は各々と補元関係にあるピント線、Ｙｌ、
Ｙ２゜Ｙ５．Ｙ４は列選択線、Ｄはデータ線、５はＤと
補元関係にあるデータ線、Ｑｌ、 Ｑ２． Ｑ５． Ｑ
４． Ｑ５゜Ｑ６． Ｑ７． Ｑ、８ はＭＯＳ トラ
ンジスタ、ＣＩ、 ０２゜Ｑ５．（ｊ−１，Ｑ２は列選
択線用のＭＯＳ トランジスタのソースを形成するため
の拡散層、１００はピント線とＭＯＳ）ランジスタのド
レインを形成するための拡散ノーとのコンタクト、１０
１はデータ線とＭＯＳトランジスタのソースを形成する
ための拡散層とのコンタクト、１０２は多結晶シリコン
と金属配線とのコンタクトである。第１図のような従来
のレイアウトで鉱、データ線りはＭＯ８トランジスタの
ソースを形成するための拡散層０１゜Ｃ２゜Ｃ５に、デ
ータ線りは拡散層Ｑ１．Ｑ２に接続されている。第２図
は、第１図のＡ −Ａ’間の断面図である。２００はシ
リコン基板、２０１はシリコン酸化膜、２０２は眉間絶
縁膜、２０５は多結晶シリコンである。ＭＱＳ ）ラン
ジスタを形成するための拡散ｊ−には、拡散層と基板間
のｐｎ接合容量が寄生容量として存在している。拡散に
よる接合容量は、Ｐ−Ｎ間に逆バイアスがかかった時に
出来る空乏層をはさんでプラス及びマイナスの電荷が相
対することに起因している。従来のデータ線の配線レイ
アウトでは、データ線りと五には、大きさの異なる拡散
層が接続されており、故にデータ線りと石には異なる容
量が接続されている。B1. B2. B5. B4 is the focus line, il, B2.
B-5゜B4 is the focus line that has a complement relationship with each, Yl,
Y2゜Y5. Y4 is a column selection line, D is a data line, 5 is a data line having a complementary relationship with D, Ql, Q2. Q5. Q
4. Q5゜Q6. Q7. Q, 8 is a MOS transistor, CI, 02°Q5. (j-1, Q2 is a diffusion layer for forming the source of the MOS transistor for the column selection line, 100 is the focus line and MOS) Contact with the diffusion node for forming the drain of the transistor, 10
1 is a contact between a data line and a diffusion layer for forming a source of a MOS transistor, and 102 is a contact between polycrystalline silicon and a metal wiring. In the conventional layout as shown in FIG. 1, the data line is placed in the diffusion layer 01°C2°C5 for forming the source of the MO8 transistor, and the data line is placed in the diffusion layer Q1. Connected to Q2. FIG. 2 is a sectional view taken along line A-A' in FIG. 200 is a silicon substrate, 201 is a silicon oxide film, 202 is a glabellar insulating film, and 205 is polycrystalline silicon. MQS) In the diffusion j- for forming a transistor, a pn junction capacitance between the diffusion layer and the substrate exists as a parasitic capacitance. Junction capacitance due to diffusion is caused by positive and negative charges facing each other across a depletion layer formed when a reverse bias is applied between P and N. In the conventional data line wiring layout, diffusion layers of different sizes are connected to the data line and the data line, and therefore different capacitances are connected to the data line and the stone.
第５図はセンスアンプ回路である。ｃｏ、ｃｏ’はデー
タ線に付いた寄生容量であり、Ｎｌ 、 Ｎ２はデータ
線とセンスアンプ回路との節点である。センスアンプと
して第５図に示す様な回路を用いた場合。FIG. 5 shows a sense amplifier circuit. co and co' are parasitic capacitances attached to the data line, and Nl and N2 are nodes between the data line and the sense amplifier circuit. When a circuit like the one shown in Figure 5 is used as a sense amplifier.
センスアンプに接続されているデータ線の容量が異なる
と、より大きな寄生容量の付いた節点は、より小さな寄
生容量の付いた節点に比べて充放電され難いため、セン
スアンプの感度を悪くすることになる。すなわち第５図
においてＮｌ がＮ２ に比べて寄生容量が大さいとす
ると、センスアンプを動作させた時Ｎ１ はプリチャー
ジされた状態” １ ”になり易くなる。正しく動作さ
せるためには、メモリセルによる電荷の放電を光分おこ
ない、Ｎｌ。If the capacitances of the data lines connected to the sense amplifier differ, nodes with larger parasitic capacitances are less likely to be charged and discharged than nodes with smaller parasitic capacitances, which can reduce the sensitivity of the sense amplifier. become. That is, in FIG. 5, if Nl has a larger parasitic capacitance than N2, N1 tends to be in the precharged state "1" when the sense amplifier is operated. In order to operate correctly, the charge by the memory cell must be discharged by a light amount of Nl.
Ｎ２ 間の電位差を光分大きくとることが必要となる。It is necessary to increase the potential difference between N2 by the amount of light.
このために動作速度が遅くなるという欠点があった。This has the disadvantage that the operating speed is slow.
本発明は上記実情を鑑み、この問題を解決すべくなされ
たものでその目的は、列選択線用のＭＯＳトランジスタ
と接続された補元関係にある一対のデータ線に寄生して
いる拡散層による容世ヲ等しくすることにある。The present invention has been made to solve this problem in view of the above-mentioned circumstances.The purpose of the present invention is to solve this problem by using a diffusion layer parasitic on a pair of data lines connected to a column selection line MOS transistor and having a complementary relationship. It is to make life equal.
本発明は、列選択線用のＭＯＳ トランジスタと接続式
れた補元関係にめる一対のデータ線において、／？！ｒ
々のデータ線に接続された拡散層の大きさを等しくする
ようなレイアウトを提供するものである。In the present invention, in a pair of data lines connected in a complementary relationship with a MOS transistor for a column selection line, /? ! r
This provides a layout in which the sizes of the diffusion layers connected to each data line are made equal.
以下、図面を参照して本発明の詳細な説明する。第４図
は、本発明の実施例であり、ｃ１′〜ｃ ｓ ／ 、
ｃ １／〜♂５は列選択線用のＭＯＳトランジスタのソ
ースを形成するための拡散層である。第４図の本発明に
おいては、データ線りには、拡散層ｃ １／ 、 ｃ
２ ／ 、 ｃ ５ ／が接続され、データ線Ｂには、
拡散層Ｃ−１′＋ Ｃ！””” ＊ ＯＥ ’が接続さ
れるレイアウトである。すなわち第４図の本実施例のレ
イアウトにおいては、第１図の従来のレイアウトの様な
補元関係にある一対のデータ線に接続された拡散層の大
きさが違うことなく、補元関係にある一対のデータ線に
接続された拡散層の大きさが等しくなっており、データ
線の接合容量が等しくなる。Hereinafter, the present invention will be described in detail with reference to the drawings. FIG. 4 shows an embodiment of the present invention, in which c1' to c s /,
C1/-♂5 are diffusion layers for forming sources of MOS transistors for column selection lines. In the present invention shown in FIG. 4, the data line includes diffusion layers c 1/ , c
2/, c5/ are connected, and the data line B is
Diffusion layer C-1'+ C! This is the layout in which """*OE' is connected. In other words, in the layout of this embodiment shown in FIG. The sizes of the diffusion layers connected to a pair of data lines in a complementary relationship are the same, and the junction capacitances of the data lines are equal.
以上説明したように本発明によれば、列選択線用のＭＯ
Ｓトランジスタと接続された補元関係にある一対のデー
タ線に寄生している拡散層による容量を等しくすること
ができる。このことにより、データａＤと５との電気的
特性がそろい、従来の場合と比べ動作マージンを小さく
することができ、センスアンプを誤動作なく、動作速度
を上げることができる利点がある。As explained above, according to the present invention, MO for column selection line
Capacitances caused by parasitic diffusion layers in a pair of data lines connected to the S transistor and having a complementary relationship can be made equal. This has the advantage that the electrical characteristics of data aD and data 5 are the same, the operating margin can be made smaller than in the conventional case, and the operating speed can be increased without malfunctioning of the sense amplifier.
第１図は、シリコンゲート’６例にした従来の列選択線
用のＭＱＳ ）ランジスタとその配線レイアウトを示す
図、第２図は第１図のＡ −Ａ’間の断面図、第５図は
センスアンプ回路図、第４図は本発明によるシリコンゲ
ートを例にしたレイアウトの実施例を示す図である。
Ｄ、Ｄ・・・データ線。
Ｙｌ、 Ｙ２． Ｙ５． Ｙ４−・・列選択線、０１、
０２． Ｃ５，ＣＩ、 ０２．０１’ 、 ０２’ 、
０５’ 。
０１ 、Ｑ２ 、Ｑ５は拡散層、
１００，１０１は金属配線と拡散層とのコンタクト、１
０２ は多結晶シリコンと合端配線とのコンタクトであ
る。
２００ はシリコン基板、
２０１ はシリコン酸ｒヒ膜、
２０２ は層間絶縁膜、
２０５ は多結晶シリコンである。
ｃｏ、ｃｏ’はデータ線に付いた寄生容素であり、Ｎ１
＋ Ｎ２はデータ線をセンスアンプ回路との節点であ
る。
以 上
出願人 株式会社 諏訪精工台
稟１図
稟２ ＋Ｅ
第３関Fig. 1 is a diagram showing a conventional MQS transistor for a column selection line using a silicon gate and its wiring layout, Fig. 2 is a cross-sectional view taken along line A-A' in Fig. 1, and Fig. 5 is a sense amplifier circuit diagram, and FIG. 4 is a diagram showing an embodiment of the layout using a silicon gate as an example according to the present invention. D, D...data line. Yl, Y2. Y5. Y4--column selection line, 01,
02. C5, CI, 02.01', 02',
05'. 01, Q2, Q5 are diffusion layers, 100, 101 are contacts between the metal wiring and the diffusion layer, 1
02 is a contact between the polycrystalline silicon and the joint wiring. 200 is a silicon substrate, 201 is a silicon oxide arsenic film, 202 is an interlayer insulating film, and 205 is polycrystalline silicon. co and co' are parasitic capacitors attached to the data line, and N1
+N2 is a node between the data line and the sense amplifier circuit. Applicant Suwa Seikodai Co., Ltd. 1 Figure 2 +E 3rd Seki
Claims (1)
在するワード線と、前記メモリセルに接続された列方向
に延在する複数対のピント線と、列選択信号により複数
のビットＸ対と択一的に接続されるデータ線列と、デー
タ読み出し時に前記一対のデータ線間の電位差を増幅す
るセンスアン７゛と、ドレイン電極がピント線に接続さ
れ、ソース電極がデータ線に接続され、ゲート電極に列
選択信号が印加され、各列に一対ずつ設けられた列選択
用ＭＱＳ）ランジスタとを含んで成る半導体記憶’ＪＭ
Ｋ於いて、前記一対のデータ線に付属する前記列選択用
ＭＯＩＩ＋トランジスタのソースを形成するための拡散
層の総面積が等しいレイアウトから成ることを特徴とす
る半導体記憶装置。Memory cells arranged in a matrix, word lines extending in the row direction, multiple pairs of focus lines connected to the memory cells and extending in the column direction, and multiple bit X pairs connected to the memory cells by a column selection signal. A data line array that is selectively connected, a sense amplifier 7' that amplifies the potential difference between the pair of data lines when reading data, a drain electrode connected to the focus line, a source electrode connected to the data line, and a gate electrode connected to the data line array; A semiconductor memory 'JM' comprising a column selection signal applied to an electrode and a pair of column selection MQS) transistors provided in each column.
K. A semiconductor memory device characterized in that the semiconductor memory device has a layout in which the total area of diffusion layers for forming sources of the column selection MOII+ transistors attached to the pair of data lines is equal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58144718A JPS6035565A (en) | 1983-08-08 | 1983-08-08 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58144718A JPS6035565A (en) | 1983-08-08 | 1983-08-08 | Semiconductor memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6035565A true JPS6035565A (en) | 1985-02-23 |
Family
ID=15368683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58144718A Pending JPS6035565A (en) | 1983-08-08 | 1983-08-08 | Semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6035565A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61206255A (en) * | 1985-03-08 | 1986-09-12 | Mitsubishi Electric Corp | Semiconductor memory device |
-
1983
- 1983-08-08 JP JP58144718A patent/JPS6035565A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61206255A (en) * | 1985-03-08 | 1986-09-12 | Mitsubishi Electric Corp | Semiconductor memory device |
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