JPS6035565A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6035565A JPS6035565A JP58144718A JP14471883A JPS6035565A JP S6035565 A JPS6035565 A JP S6035565A JP 58144718 A JP58144718 A JP 58144718A JP 14471883 A JP14471883 A JP 14471883A JP S6035565 A JPS6035565 A JP S6035565A
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- Japan
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- semiconductor memory
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分封〕
本発明は、半導体記憶装置のレイアウトに関するもので
ある。
ある。
従来の列選択線用のＭＯＳ ）ランジスタのシリコンゲ
ートによるレイアウト例を第１図に示す。
ートによるレイアウト例を第１図に示す。
Ｂ１．Ｂ２．Ｂ５．Ｂ４はピント線、ｉｌ、 Ｂ２．
Ｂ−５゜Ｂ４は各々と補元関係にあるピント線、Ｙｌ、
Ｙ２゜Ｙ５．Ｙ４は列選択線、Ｄはデータ線、５はＤと
補元関係にあるデータ線、Ｑｌ、 Ｑ２． Ｑ５． Ｑ
４． Ｑ５゜Ｑ６． Ｑ７． Ｑ、８ はＭＯＳ トラ
ンジスタ、ＣＩ、 ０２゜Ｑ５．（ｊ−１，Ｑ２は列選
択線用のＭＯＳ トランジスタのソースを形成するため
の拡散層、１００はピント線とＭＯＳ）ランジスタのド
レインを形成するための拡散ノーとのコンタクト、１０
１はデータ線とＭＯＳトランジスタのソースを形成する
ための拡散層とのコンタクト、１０２は多結晶シリコン
と金属配線とのコンタクトである。第１図のような従来
のレイアウトで鉱、データ線りはＭＯ８トランジスタの
ソースを形成するための拡散層０１゜Ｃ２゜Ｃ５に、デ
ータ線りは拡散層Ｑ１．Ｑ２に接続されている。第２図
は、第１図のＡ −Ａ’間の断面図である。２００はシ
リコン基板、２０１はシリコン酸化膜、２０２は眉間絶
縁膜、２０５は多結晶シリコンである。ＭＱＳ ）ラン
ジスタを形成するための拡散ｊ−には、拡散層と基板間
のｐｎ接合容量が寄生容量として存在している。拡散に
よる接合容量は、Ｐ−Ｎ間に逆バイアスがかかった時に
出来る空乏層をはさんでプラス及びマイナスの電荷が相
対することに起因している。従来のデータ線の配線レイ
アウトでは、データ線りと五には、大きさの異なる拡散
層が接続されており、故にデータ線りと石には異なる容
量が接続されている。
Ｂ−５゜Ｂ４は各々と補元関係にあるピント線、Ｙｌ、
Ｙ２゜Ｙ５．Ｙ４は列選択線、Ｄはデータ線、５はＤと
補元関係にあるデータ線、Ｑｌ、 Ｑ２． Ｑ５． Ｑ
４． Ｑ５゜Ｑ６． Ｑ７． Ｑ、８ はＭＯＳ トラ
ンジスタ、ＣＩ、 ０２゜Ｑ５．（ｊ−１，Ｑ２は列選
択線用のＭＯＳ トランジスタのソースを形成するため
の拡散層、１００はピント線とＭＯＳ）ランジスタのド
レインを形成するための拡散ノーとのコンタクト、１０
１はデータ線とＭＯＳトランジスタのソースを形成する
ための拡散層とのコンタクト、１０２は多結晶シリコン
と金属配線とのコンタクトである。第１図のような従来
のレイアウトで鉱、データ線りはＭＯ８トランジスタの
ソースを形成するための拡散層０１゜Ｃ２゜Ｃ５に、デ
ータ線りは拡散層Ｑ１．Ｑ２に接続されている。第２図
は、第１図のＡ −Ａ’間の断面図である。２００はシ
リコン基板、２０１はシリコン酸化膜、２０２は眉間絶
縁膜、２０５は多結晶シリコンである。ＭＱＳ ）ラン
ジスタを形成するための拡散ｊ−には、拡散層と基板間
のｐｎ接合容量が寄生容量として存在している。拡散に
よる接合容量は、Ｐ−Ｎ間に逆バイアスがかかった時に
出来る空乏層をはさんでプラス及びマイナスの電荷が相
対することに起因している。従来のデータ線の配線レイ
アウトでは、データ線りと五には、大きさの異なる拡散
層が接続されており、故にデータ線りと石には異なる容
量が接続されている。
第５図はセンスアンプ回路である。ｃｏ、ｃｏ’はデー
タ線に付いた寄生容量であり、Ｎｌ 、 Ｎ２はデータ
線とセンスアンプ回路との節点である。センスアンプと
して第５図に示す様な回路を用いた場合。
タ線に付いた寄生容量であり、Ｎｌ 、 Ｎ２はデータ
線とセンスアンプ回路との節点である。センスアンプと
して第５図に示す様な回路を用いた場合。
センスアンプに接続されているデータ線の容量が異なる
と、より大きな寄生容量の付いた節点は、より小さな寄
生容量の付いた節点に比べて充放電され難いため、セン
スアンプの感度を悪くすることになる。すなわち第５図
においてＮｌ がＮ２ に比べて寄生容量が大さいとす
ると、センスアンプを動作させた時Ｎ１ はプリチャー
ジされた状態” １ ”になり易くなる。正しく動作さ
せるためには、メモリセルによる電荷の放電を光分おこ
ない、Ｎｌ。
と、より大きな寄生容量の付いた節点は、より小さな寄
生容量の付いた節点に比べて充放電され難いため、セン
スアンプの感度を悪くすることになる。すなわち第５図
においてＮｌ がＮ２ に比べて寄生容量が大さいとす
ると、センスアンプを動作させた時Ｎ１ はプリチャー
ジされた状態” １ ”になり易くなる。正しく動作さ
せるためには、メモリセルによる電荷の放電を光分おこ
ない、Ｎｌ。
Ｎ２ 間の電位差を光分大きくとることが必要となる。
このために動作速度が遅くなるという欠点があった。
本発明は上記実情を鑑み、この問題を解決すべくなされ
たものでその目的は、列選択線用のＭＯＳトランジスタ
と接続された補元関係にある一対のデータ線に寄生して
いる拡散層による容世ヲ等しくすることにある。
たものでその目的は、列選択線用のＭＯＳトランジスタ
と接続された補元関係にある一対のデータ線に寄生して
いる拡散層による容世ヲ等しくすることにある。
本発明は、列選択線用のＭＯＳ トランジスタと接続式
れた補元関係にめる一対のデータ線において、／？！ｒ
々のデータ線に接続された拡散層の大きさを等しくする
ようなレイアウトを提供するものである。
れた補元関係にめる一対のデータ線において、／？！ｒ
々のデータ線に接続された拡散層の大きさを等しくする
ようなレイアウトを提供するものである。
以下、図面を参照して本発明の詳細な説明する。第４図
は、本発明の実施例であり、ｃ１′〜ｃ ｓ ／ 、
ｃ １／〜♂５は列選択線用のＭＯＳトランジスタのソ
ースを形成するための拡散層である。第４図の本発明に
おいては、データ線りには、拡散層ｃ １／ 、 ｃ
２ ／ 、 ｃ ５ ／が接続され、データ線Ｂには、
拡散層Ｃ−１′＋ Ｃ！””” ＊ ＯＥ ’が接続さ
れるレイアウトである。すなわち第４図の本実施例のレ
イアウトにおいては、第１図の従来のレイアウトの様な
補元関係にある一対のデータ線に接続された拡散層の大
きさが違うことなく、補元関係にある一対のデータ線に
接続された拡散層の大きさが等しくなっており、データ
線の接合容量が等しくなる。
は、本発明の実施例であり、ｃ１′〜ｃ ｓ ／ 、
ｃ １／〜♂５は列選択線用のＭＯＳトランジスタのソ
ースを形成するための拡散層である。第４図の本発明に
おいては、データ線りには、拡散層ｃ １／ 、 ｃ
２ ／ 、 ｃ ５ ／が接続され、データ線Ｂには、
拡散層Ｃ−１′＋ Ｃ！””” ＊ ＯＥ ’が接続さ
れるレイアウトである。すなわち第４図の本実施例のレ
イアウトにおいては、第１図の従来のレイアウトの様な
補元関係にある一対のデータ線に接続された拡散層の大
きさが違うことなく、補元関係にある一対のデータ線に
接続された拡散層の大きさが等しくなっており、データ
線の接合容量が等しくなる。
以上説明したように本発明によれば、列選択線用のＭＯ
Ｓトランジスタと接続された補元関係にある一対のデー
タ線に寄生している拡散層による容量を等しくすること
ができる。このことにより、データａＤと５との電気的
特性がそろい、従来の場合と比べ動作マージンを小さく
することができ、センスアンプを誤動作なく、動作速度
を上げることができる利点がある。
Ｓトランジスタと接続された補元関係にある一対のデー
タ線に寄生している拡散層による容量を等しくすること
ができる。このことにより、データａＤと５との電気的
特性がそろい、従来の場合と比べ動作マージンを小さく
することができ、センスアンプを誤動作なく、動作速度
を上げることができる利点がある。
第１図は、シリコンゲート’６例にした従来の列選択線
用のＭＱＳ ）ランジスタとその配線レイアウトを示す
図、第２図は第１図のＡ −Ａ’間の断面図、第５図は
センスアンプ回路図、第４図は本発明によるシリコンゲ
ートを例にしたレイアウトの実施例を示す図である。 Ｄ、Ｄ・・・データ線。 Ｙｌ、 Ｙ２． Ｙ５． Ｙ４−・・列選択線、０１、
０２． Ｃ５，ＣＩ、 ０２．０１’ 、 ０２’ 、
０５’ 。 ０１ 、Ｑ２ 、Ｑ５は拡散層、 １００，１０１は金属配線と拡散層とのコンタクト、１
０２ は多結晶シリコンと合端配線とのコンタクトであ
る。 ２００ はシリコン基板、 ２０１ はシリコン酸ｒヒ膜、 ２０２ は層間絶縁膜、 ２０５ は多結晶シリコンである。 ｃｏ、ｃｏ’はデータ線に付いた寄生容素であり、Ｎ１
＋ Ｎ２はデータ線をセンスアンプ回路との節点であ
る。 以 上 出願人 株式会社 諏訪精工台 稟１図 稟２ ＋Ｅ 第３関
用のＭＱＳ ）ランジスタとその配線レイアウトを示す
図、第２図は第１図のＡ −Ａ’間の断面図、第５図は
センスアンプ回路図、第４図は本発明によるシリコンゲ
ートを例にしたレイアウトの実施例を示す図である。 Ｄ、Ｄ・・・データ線。 Ｙｌ、 Ｙ２． Ｙ５． Ｙ４−・・列選択線、０１、
０２． Ｃ５，ＣＩ、 ０２．０１’ 、 ０２’ 、
０５’ 。 ０１ 、Ｑ２ 、Ｑ５は拡散層、 １００，１０１は金属配線と拡散層とのコンタクト、１
０２ は多結晶シリコンと合端配線とのコンタクトであ
る。 ２００ はシリコン基板、 ２０１ はシリコン酸ｒヒ膜、 ２０２ は層間絶縁膜、 ２０５ は多結晶シリコンである。 ｃｏ、ｃｏ’はデータ線に付いた寄生容素であり、Ｎ１
＋ Ｎ２はデータ線をセンスアンプ回路との節点であ
る。 以 上 出願人 株式会社 諏訪精工台 稟１図 稟２ ＋Ｅ 第３関
Claims (1)
- マトリックス状に配列されたメモリセルと１行方向に延
在するワード線と、前記メモリセルに接続された列方向
に延在する複数対のピント線と、列選択信号により複数
のビットＸ対と択一的に接続されるデータ線列と、デー
タ読み出し時に前記一対のデータ線間の電位差を増幅す
るセンスアン７゛と、ドレイン電極がピント線に接続さ
れ、ソース電極がデータ線に接続され、ゲート電極に列
選択信号が印加され、各列に一対ずつ設けられた列選択
用ＭＱＳ）ランジスタとを含んで成る半導体記憶’ＪＭ
Ｋ於いて、前記一対のデータ線に付属する前記列選択用
ＭＯＩＩ＋トランジスタのソースを形成するための拡散
層の総面積が等しいレイアウトから成ることを特徴とす
る半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58144718A JPS6035565A (ja) | 1983-08-08 | 1983-08-08 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58144718A JPS6035565A (ja) | 1983-08-08 | 1983-08-08 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6035565A true JPS6035565A (ja) | 1985-02-23 |
Family
ID=15368683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58144718A Pending JPS6035565A (ja) | 1983-08-08 | 1983-08-08 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6035565A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61206255A (ja) * | 1985-03-08 | 1986-09-12 | Mitsubishi Electric Corp | 半導体メモリ装置 |
-
1983
- 1983-08-08 JP JP58144718A patent/JPS6035565A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61206255A (ja) * | 1985-03-08 | 1986-09-12 | Mitsubishi Electric Corp | 半導体メモリ装置 |
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