JPS6035571A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は絶縁ゲート電界効果ｒランジスタ（ＦＥＴ）Ｙ
含むゼロクロス光サイリスタ等の半導体装置に関する。

従来技術 本願出願人は特願昭５６−２０３５８６号（特開昭５８
−１０５５７２号）でＦＥＴの絶縁膜の破壊を防止した
構造のゼロクロス光サイリスタを提案し１こ。このゼロ
クロス光ザイリスタｔｚ、第１図に示す如く、一方の導
電型（この実施例ではＮ−型）の第１の半導体領域＋１
１と、他方の導電型（この実施例ではＰ型）の第２の半
導体領域（２）と、Ｎ型の第３の半導体領域（３１と、
Ｐ型の第４の半導体領域（４）とから成る４層構造を有
し、更に、第２の半導体領域ｔ２＋に囲まれ且つ第３の
半導体領域（３）をリング状に囲むように配されたＮ型
の第５の半導体領域１５１と、Ｐ型の第６の半導体領域
（６ン乞有する◇Ｔｘ　オ、第３の半導体領域（３）は
サイリスタ馨２つのトランジスタから成る等価回路で示
ｊ場合に於ける第１のトランジスタのＮ型エミッタ領域
として働く部分であり、第２の半導体領域＋２１は上記
等価回路のｉｌのＩ・ランジスタのＰ型ベース領域とし
て動り１１６分であり、第１の半導体領域（１１は上記
等価回路の第２のトランジスタのＮＷベー１ｍ域として
働く部分であり、第４の半導体領域＋４１は上記等価回
路の第２のトランジスタの１）型エミッタ鎖酸として動
く部分であり、第５の半導体領域（５１はＭ　ＯＳ型Ｆ
’ＥＴを構成し且つ第２の半導体領域＋２１との電気的
接続にも利用するｋめの領域であり、第６の半導体領域
（６１ｋ工ＦＥＴのゲート接続領域である。このゼロク
ロス光サイリスタは、一般の元サイリスタと同様に、第
３の半導体領域＋３１に第１の電極としてのカソード（
７）を有し、第４の半導体領域（４）に第２０′ＦＩ７
Ｌ極として７ノード（８１Ｙ有し、ゲート信号として光
（９１乞主面（ＩＯＩＫ投射するようＩＣ構成されてい
る。また、ゼロクロスミ！能を其蹄させるためのＭＯＳ
−ＦＥＴン栴成する５ｊ０２　＋　５ｊＢＮ。

から成るゲート絶縁膜（＋１１が少なくとも第３の半導
体領域（３）と第５の半導体領域（５１との間の第２の
半導体領域＋２１上に設けられ、このゲート絶縁肌目）
上のＡＩから成るゲート電極［１２１ｆ）−Ｐ型の第６
の半導体領域＋６１上の電極Ｕ」に導体（１４１で」及
続されている。

また、ゲート１８号のバイパス回路ン形成するために、
第２の半導体領域（２１と第５の半導体領域（５１のク
シ局端部とが短絡電極ｕ５１によつｔ接続されている。

またＮ型の第３の半導体領域（Ｘ（１とＮ型の第５の半
導体領域（５１との間で表面に露出するＰ型の第２の半
導体領域（２１のへチャンネル形成表面部分（２ａＪは
イオン注入で低不純物濃度とされている。

ところで、もし、このゼロクロス光サイリスタにＰＥＴ
が設けＬ−１れていないと丁れば、第１の半導体領域Ｉ
ＩＩと第２の半導体領域（２１とのＰＮ接合に光（１す
χ投射してホール・エレクトロン対乞発生ζせると、サ
イリスタはオン状態ＶＣ転換する。そして、この朋１作
はカソード（７）とアノードＩ）１１との間の電圧値に
実質的に無関係に生じる。つまり、交流電圧のゼロクロ
スに無関係に生じる。

しかし、実際にはエンハンスメント型Ｎチャンネルへ４
　ＯＳ　−Ｆ　Ｆ、　Ｔが設けられているので、交流ｉ
ａ；　ＩＥ　（Ｄゼロクロスではサイリスクがオン状態
にならない。次にこれ乞詳しく説明する。今、カソード
（７１と７ノードｔ８＋との間に正弦波交流電圧が印加
されており、且つカソード（７）が負、７ノード（８）
が正となる極性？有して正弦波の高い電圧（例えば６Ｖ
旬上の１ｔＺＥＥ）が印加されている時点で、光（９）
が投射されても、このサイリスタはオン状態とならない
。アノード・カソード間電圧ＶＡＫが６ボルト以上にな
ると、７ノード（８１の６ボルトの電圧が、７ノード（
８ｊ、第４の半導体領域（４ｊ、第１の半導体領域＋１
１、第６の半導体領域（６）、導体Ｉ、及びゲート電極
じから成る経路で、ゲート′亀俊（順に印加され、また
第２の半導体領域＋２１の電位はＮＰ接合が順方向バイ
アス状態であるためにカソード（７）の電位にほぼ等し
くなり、結局、ゲート電極（ｌｚと第２の半導体領域１
２＋との間の′電位差が７ノード・カソード間電圧ｖＡ
Ｋに近い電圧となり、この電位差が約５ボルト以上にな
ると表面部分（２ａＪにＮチャンネルが形成される。従
って、正弦波交流電圧の振幅が約６ボル）　Ｊ２Ｊ上の
場合には第３の半導体領域＋３１と第５の半ｉＬ体領域
（５１とがｔｂ、置市ＶＣ接続され、結局、Ｐｍベース
の第２の半導体領域（２；、旬絡電他（１５１％へ型の
第５の半導体領域（５１％表面部分（２ａ）のへ型チャ
ンネル、Ｎ型の第３の半導体領域（３）。

及びカソード［７１から成るＩ「置市回路が形成きれる
。

このため、光（９１の照射でホール・エレクトロン対を
発生させ、逆バイアス状態にあるＰへ一接合をオンにし
ようとしても、光励起電流が、上記のチャンネルを通る
電気回路で流れ王しまい、オンにすることが不５Ｊ能で
ある。

一方、光（９）の拙射ン継続し、交流電圧の仄の周期で
ゼロボルトライン乞交流電圧が偵切るゼロクロス近傍時
点となって７ノード・カソード間竜圧ＶＡＫが６ボルト
Ｖノ下になると、ゲート−Ｈｔ、ｆｔ３．　＋１２１と
第２の半導体領域（２１との間のｍ位差も５ボルト以下
になり、表面部分（２ａ）にＮチャンネルが形成されな
い。従つ℃、光（９１の１（（射で生じた光励起電流は
ＰＮ−接合乞オン状態にするために汀効に利用され、サ
イリスタは直ちにオンになる。サイリスタが一度オンに
なると、交流電圧の振幅が例え高くなっても、７ノード
・カソード間屯圧ＶＡえは低く保たれるので、ＭＯＳ　
−ＦＥＴのチャンネルが形成されることはない。

第１図の装置では、更に、第６の半導体領域（６）と第
２の半導体領域（２１との間隔が小さく設定され、７ノ
ード・カソード曲に高い電圧が印加ざｉまた時に空乏層
で埋まるよ５に措成されている。このため、７ノード・
カソード曲１１ＩＨ：ｖＡＫの上昇に追従してゲート電
極Ｕ力に加わる電圧が上昇することが制限され、絶縁膜
（１１１の破壊が防止される。しかしながら、第１図の
光サイ１１スタは時としてゼロクロス動作をしない場合
があることが判明した。この原因は７ノード・カソード
曲に印加される電圧のオン・オフの際ＦＣＮ型の第１の
半導体領域（月とＰｍの第６の半導体領域ｔ６１との間
に形成びれるＰＮ媛合馨通し℃キャリアが移動するため
と推定される。

第１図のセロクロス光サイリスタには上記の間Ｍの他に
、低い逆電圧で空乏層ン第２の半導体領域（２１と第６
の半導体領域（６１との間を埋めるためには、両領域を
接近させる必要があり、マスクパターンの精度を高くし
なければならないとい５ｔ＋４Ｊ’ｔｊＤがある。

今、ゼロクロス光サイリスタについて述べたカ。

ゲート電極を有するサイリスタ、又はその（ｔｌＪのＰ
Ｎ接合素子とＭ　ＯＳ　−Ｆ　Ｅ’Ｉ’との組み合せ装
置に於いても同様な問題がある。

発明の目的 本発明の目的は、安定した切作ｙａｌ−なｊＰへ接合を
有する素子と絶縁ゲートＦ　Ｅ　Ｔとの組み合せ半導体
装置を提供することＫある。

発明の構成 上記目的を達成するための本発明は、理解ビ容易１ｃ”
３−るために実施例を示１′図面の符号馨参）１Ｇして
説明すると、一方のη１□電型の第１の半導体領域ｉｌ
＋と、前記第１の半導体領域＋ｉ＋に半導体基板の表面
に至る幅狭部分（１ａ）が生じるようにＡｉＪ記第１の
半導体領域ｔｌ＋の中に設けられ且つ前記第１の半導体
領域ｉｌ＋よりも高い不純物Ｑ度に設定されている単−
又は複数の第２の半導体領域＋２１と、目ＩＪ記幅狭部
分（１ａ）に接続きれている連係用４極（１３１と、前
記連係用電極＋１３１　Ｋ接続されたゲート′電極ｆ１
３ケ有する絶縁ゲート電界効果トランジスタと馨含み、
且つ前記第１の半導体領域ｔｉ＋とｎｊｌ　Ｎ（２第２
の半導体領域（２１との間に逆電圧が印加された時にｉ
ｉＪ記ゲート電極σカに加わる電圧が前記幅狭部分＋１
ａＪに生じる空乏層によって制限芒れるよ５に構！戎こ
れτいることを特徴とする牛得体装置に係わるものであ
る。

発明の作用効果 上記発明によれば、第１の半導体領域１１＋とゲート′
電極ＵカとをＰＮ接合を］ｉ″さないで接続し、第１の
半導体領域（１１の幅狭部分（１ａ）’ｇ介して接続し
たので、第１の半導体領域（１１と第２の半導体領域＋
２１とのＰＮ接合に印加される逆電圧に安定した関係を
有してＦＥＴを制御″ｇ′ることが出来る。

実施例 次に第２図〜第５図を参１ｆ（ＩＬ、　１本発明の実施
例に係わるゼロクロス光サイリスタについて述べる。

但し、第２図及び第３図に於いて符号（Ｌ〜（５１、及
び（７）〜１１５）で示す部分は、第１図で同一符号で
示す部分と実質的に同一に構成芒れｎ、つ実質的に同一
に動作するので、その説明を省ｌ１１３−）−る。

この実施例のゼロクロス光サイリスタは、第１図に示し
た第６の半導体領域ｔ６＋に相当する部分ン含まず、こ
の代りに５Ｐ型の第２の半導体領域（２１によって囲ま
れ且つ基板表面ｆｌＵＩ　Ｋ露出するよ５に設けられた
ｉ型の第１の半導体領域＋１＋の幅狭部分（１ａＪを含
む。この幅狭部分（１ａ）には接続用Ｎ型半導体領域１
１６１を介し又連係用電極０３１が接続σれている。

各半導体領域の平面パターンは第３図に示す如くである
。即ち、サイリスタの、！＋（体部分となるへ型の第１
の半導体領域ｉｌ＋の中に島状にＰ型の第２の半導体領
域（２）が形成プれ、この紀２の半導体領域＋２１の中
にＮ型の第３の半導体領域（Ｘ３）が島状に形成きれ、
Ｆ　Ｅ　Ｔのドレインとして動く第５の半導体領域（５
）はソースとして１Φｊｒ　＜　１４３の半２ｙ体領域
に３１をリング状に囲むように形成芒れ、且つ■】型の
第２の半４体領域（２１は輻ｄのｌｙ＜狭部分（ＩＲ）
’ｌ；ｌｌ；ｌ商機表面させるように形成芒れている。

な分、ゲート電極（１２１及び蝮絡電極（１５１は第３
図のパターンに合せてリング状に形成されている。

シリコンから成る各領域の不純＊ｔ　ｂ：＞度を例示す
ると・Ｎ１ｙの第１の半導体領域（１１の不純物濃度が
約Ｉ　Ｘ　１０”７ｃｍ”、　Ｐ型の第２の半導体領域
（２１０表面不純物薗度が約５　Ｘ　Ｉ　Ｏ”７ｃｍ”
、第３の半導体領域（３；及び接続用半導体領域ａｂ＋
の表面不純物濃度は約Ｉ　Ｘ　１０７ｃｍ　、第４の半
導体領域１４＋の平均不純物濃度は約５　Ｘ　１０”／
ａｍ”である。また。

第２の半導体領域＋２１の拡散の深ざは約２０μｍとさ
れている。

第４図は幅狭部分（１ａ）のｌ１ｖａ　ｄとＦＥＴのゲ
ート電圧Ｖ。との関係を示し、Ｍｌ、５図は幅ｄと幅狭
部分（１ａＪ　’７）最大電界強度ＥＭＡＸとの関係７
示す。第４図の特性線（Ａｌ及び第５図の１１す性腺（
ａｔは接続用半導体領域囲（ン拡散マスク幅１０μｍと
して拡散の深さを５μｍとした場合を示し、第４図の特
性線（Ｉ３）及び第５図の特性線（ｂｌは上記拡散マス
ク幅ｌＯμｍで拡散の深をンｌＯ／７ｍとじた場合を示
す。なお。

このデータは７ノード・カソード間竜圧を１０００Ｖと
し、各領域の不純物濃度ケＭ＋Ｊ述の値にした場合のも
のである。第４図から明らかな如く幅狭部分（１ａＪの
幅ｄを小８く丁れば、これに応じてゲート電圧Ｖ。χ下
げることが出来る。しかし、幅ｄを極く小さくすると、
最大電界強度ＥＭＡＸが大きく１よる。このため１幅ｄ
乞４夕端に小ζくすることはできない。

上述の如く構成されたサイリスタのアノード（８）が正
、カソード＋７１が負の電圧が印加されると、７ノード
（８ｊ、帛４の半導体領域（４１、第１の半導体領域）
１）、幅狭部分（１ａ）、接続用半導体領域（１ｂ１、
連係用＠極ｔ１３１．接続専体０４１．ゲート電極ｆ１
２１の経路でゲート電圧が印加これ５表面部分（２ａ）
にチャンネルが形成され、サイリスタのゼロクロスＪ２
Ｊ　外テのオンが阻止される。また、篩いアノード・ゲ
ート間電圧が印加される幅狭部分１１ａＪが空乏層で埋
まり。

ゲート電極Ｕカに加わる電圧の上昇が制限される。

即ち電圧の上昇分ン空乏層が分担し、ゲート電極（Ｉ２
１の下の絶縁膜（＋１１が分担１−るｉ’１ＬＩＥの上
昇が制限される。このため、絶縁膜αυの破壊が防止さ
れる。

本実施例では、第１の半導体領域（月とゲート電極ｕ２
との間にＰＮ接合が無いので、ゼロクロスでサイリスタ
がオンになる動作が不安定ｖｃならない。

また、幅狭部分（］ａＪの両側が同電位の第２の半導体
領域（２）であるので、空乏層が両側から広がる。

従って、低い電圧で幅狭部分（１ａＪ７空乏層で埋める
ことが可能であり、幅狭部分（１ａＪの幅を極端に狭く
することが不要になり、マスクパターンの鞘度乞９手別
に晶くする必要がない。

仄に１本発明の他の実施例に係わるゼロクロス光サイリ
スタについて述べる。但し、第６図〜第１０図に於い”
Ｃ，４１図〜第３図と共通１−石部分には同一の符号を
付してその説明乞省略する。

第６図の実施例１では、Ｎ型の接続用半導体領域ｔ１１
ｉ＋Ｙ設けずに、電極（１３１を低抵抗のＳｉ多結晶で
形成し、ゲート電極ｕ２１もＳｉ多結晶で形成している
。この場合ｖｃはＮ型の半導体領域１１６）が使いので
、低い電圧で幅狭部分（１ａＪが空乏層で埋められる。

仇７図は＋１９６狭部分（１ａＪｙ：！：変形した実施
例を示す。

この実施例ではへ型の接続用半導体領域（１Ｇ）馨囲む
幅狭部分（１ａＪがＰ型の第２の半導体領域＋２１によ
って児全に囲まれていない。ごのように形成しても＋ へ型接続用半導体領域ａ（−の周囲が空乏層で埋められ
れば％第２図及び第３図と全く同一の動作となる。

第８図は第２の半導体領域ｆ２１７複数個とした場合の
実施例を示す。Ｐ型の右側の第２の半導体領域（２ｈ）
は基板中では左側の第２の半導体領域（２）に非連続で
あり、Ｎ−型半導体領域１月の中に島状に独立に設けら
れている。しかし、外部接続導体（１７１によって電気
的に接続きれている。従って、２つのＰ型半導体領域１
２１（２ｂ）は連続した領域と等価に働き、幅狭部分（
１ａ）を空乏層で埋めることが出来る。

第９図は双方自制（ｉｌＩ＋可能なゼロクロス光サイリ
スタ即ちトライアックに適用した実施例を示す。

このトライアックは鎖線で分断されている左半分の第１
のサイリスタ部分と右半分の第２のサイリスタとを逆並
列接続した構成になつ工いる。このトライアックの場合
にも単一方向制御のサイリスタと同様Ｔｘ、　ｆ’Ｆ−
用効果を得ることが出来る。

変形例 本発明は上述の実施例に限定されるものでなく、例えば
次の変形例が可能なものである。

ＣＡｌｌｌＯ図に示す如（、光ゲート信号の代りに電気
ゲート信号を供給する１こめのゲート電極賭を設けても
よい。このように、１ら気信号でゲート信号を供紹する
場合にも同様な効果が得られる。

（［１１第１１図に示１如＜、Ｎ型の絹ｌの半導体領域
（１；とＰ型の第２の半導体領域（２１とから成るＰ〜
接合素子に幅狭部分＋１８）を設け、ここにＮ型接続用
半導体領域ｔ１６＋及び連係用′電極ｕ４ン設け、連係
用電極（１３Ｉン導体（１４１テＭ、ｏ　Ｓ　−Ｆ　Ｅ
　Ｔのゲート電極ｕＺに接続してもよい。この第１０図
ではＭ　（Ｊ　Ｓ・Ｆ　Ｅ　’ｌ’が基体としてのＰ型
半導体領域（２ＣＪとソースとしてのＮ型半導体領域＋
３ａ　）とドレインとして＋ のＮ型半導体領域（５）と絶縁肌目）とで構成きれ、Ｐ
型半導体領域＜２ｃ）がＰ型半導体領域（２１に電気的
に接続されている。

（〇　一枚の基板の中に微小サイＩＪスタン多数設けこ
れ等ン並列接続し又もよい。

【図面の簡単な説明】

用１図は従来のゼロクロス光サイリスタ？示す断面図、
第２図は本発ＱＩＪの実施１鴫に係わるゼロクロス光サ
イリスタを示’ｉ−Ｎ’３図のＩＩ　−ＩＩ線にａ当す
る断σＤ図、第３図は第２図のゼロクロス光サイリスタ
の平面図、第４−は１１＠狭州Ｓ分の幅ｄとゲート電圧
との関係を示′１−特性図、第５図は幅狭部分の＠ｄと
最大′ＩＦ１．ｎ強度との関係を示ｊ％性図、第６図は
他の実施例のゼロクロス光サイリスタを示す断面図、第
７図及び第８図は更に他の実施例のゼロクロス光サイリ
スタの一部乞夫々示す平面図、第９図は他の実施例のゼ
ロクロス光トライアックを示す断面図、第１０図及び第
１１図は変形例の半導体装置を夫り示す断面図で；Ａる
。 ＋１１・・・第１の半導体領域、（１ａＪ・・・幅狭部
分、（２１・・・Ｗ；２の半導体領域、　（２ａ）・・
・表面部分、（３１・・・第３の半導体領域、（４ｊ・
・・第４の半導体領域、（５）・・・第５の半導体領域
、（力・・・カソード、（８ｊ・・・アノード、ｕｌｌ
・・絶縁膜、σＺ°・°ゲート電極、ｕ汐・・・連係用
電極、（１舎・・・接続導体、［１５１・・・短絡電極
、ｔｌｌｉｌ・・・Ｎ型接続用半導体領域。 代理人　尚野則仄 ｄ　（／’ｍ＞ 第５図 ｄ　（μｍ） 第１１計で

Claims (1)

1. 【特許請求の範囲】 ＩＩ＋　一方の導電型の第１の半導体領域ｆｉ＋と。 前記第１の半導体領域（１１に半導体基板の表面に至る
   幅狭部分（１ａＪが生じるよりに前記第１の半導体領域
   ｆｉ＋の中に設けられ且つ前記第１の半導体領域ＩＩ＋
   よりも高い不純物濃度に設定でれている単−又は複数の
   第２の半導体領域＋２１と、前記幅狭部分口ａ）に接続
   されている連係用′ＥＬ極ｕ３１と、 前記連係用電極Ｕに接続されたゲート電極（１２を有す
   る絶縁ゲート電界効果トランジスタとを含み、且つ前記
   第１の半導体領域（月と前記＠２の半導体領域（２１と
   の間に逆電圧が印加された時に前記ゲート電極σカに加
   わる電圧が前記幅狭部分（ｌａ）Ｉｃ生じる空乏層によ
   って制限されるように構成されていることケ特徴とする
   半導体装置。 （２）前記電界効果トランジスタは前記第２の半導体領
   域（２１の中に形成されたものである特許請求の範囲第
   １項記載の半導体装置。 （３）前記第１の半導体領域（ＩＩはサイリスクの基体
   部分であり、前記第２の半導体領域（２）は前記サイリ
   スタのゲート４６号が供給されるベース領域である特許
   請求の範囲第１項又は第２項記載の半導体装置。