JPS6035575A - Ｍｏｓ集積回路 - Google Patents
Ｍｏｓ集積回路Info
- Publication number
- JPS6035575A JPS6035575A JP59049174A JP4917484A JPS6035575A JP S6035575 A JPS6035575 A JP S6035575A JP 59049174 A JP59049174 A JP 59049174A JP 4917484 A JP4917484 A JP 4917484A JP S6035575 A JPS6035575 A JP S6035575A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- input
- drain
- protection circuit
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/811—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using FETs as protective elements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/811—Combinations of field-effect devices and one or more diodes, capacitors or resistors
- H10D84/817—Combinations of field-effect devices and resistors only
Landscapes
- Amplifiers (AREA)
- Semiconductor Integrated Circuits (AREA)
- Protection Of Static Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体集積回路の入力保護回路に関する。通
常ＩＣ回路の場合外部からの突発的なサージ入力から本
体部を保護する為入力保護回路を特徴とする特にＭＯＳ
ＩＣではＭＯＳ構造における酸化膜の絶縁抵抗が非常に
高く、このことにより入力インピーダンスが高いため静
電荷の蓄積を容易にし、衣服などと入力回路との接触に
よって入力ゲートが絶縁破壊を起こすことがたびたびあ
る。
常ＩＣ回路の場合外部からの突発的なサージ入力から本
体部を保護する為入力保護回路を特徴とする特にＭＯＳ
ＩＣではＭＯＳ構造における酸化膜の絶縁抵抗が非常に
高く、このことにより入力インピーダンスが高いため静
電荷の蓄積を容易にし、衣服などと入力回路との接触に
よって入力ゲートが絶縁破壊を起こすことがたびたびあ
る。
よって一般にＭＯＳＩＣでは入力ＭＯ８のゲートを保護
する為入力保護回路が挿入されている。その１例を第１
図に示す。この入力保護回路は入力トランジスタ（Ｔｒ
２ ）のゲートに直列にいれた抵抗■と、その接続点
にドレインが接続されかつゲートとソースを共通接続し
てドレインとの表面降伏特性を利用した入力保護トラン
ジスタ（Ｔｒ １ ）で入力ゲートの保護機能を果して
いる。その抵抗値としては過渡電圧をＣＲの時定数で緩
和する作用と、入力保護トランジスタの破壊防止作用の
為５００Ω〜３Ｋｆｌ程度必要である。一般に入力保護
回路の機能の一つは静電容量Ｃと抵抗ＲＫよる時定数Ｃ
Ｒで表わされる。Ｃとしてはパッケージのビン間の容量
、チップ上のボンディング用のＡｌのパッドの容量など
で、これらの容量は通常それぞれｌｐＦ程度存在する。
する為入力保護回路が挿入されている。その１例を第１
図に示す。この入力保護回路は入力トランジスタ（Ｔｒ
２ ）のゲートに直列にいれた抵抗■と、その接続点
にドレインが接続されかつゲートとソースを共通接続し
てドレインとの表面降伏特性を利用した入力保護トラン
ジスタ（Ｔｒ １ ）で入力ゲートの保護機能を果して
いる。その抵抗値としては過渡電圧をＣＲの時定数で緩
和する作用と、入力保護トランジスタの破壊防止作用の
為５００Ω〜３Ｋｆｌ程度必要である。一般に入力保護
回路の機能の一つは静電容量Ｃと抵抗ＲＫよる時定数Ｃ
Ｒで表わされる。Ｃとしてはパッケージのビン間の容量
、チップ上のボンディング用のＡｌのパッドの容量など
で、これらの容量は通常それぞれｌｐＦ程度存在する。
またＲとしては保護回路中の抵抗で、通常は拡散抵抗や
、多結晶８１を用い５００Ω〜３にΩ程度の値にする。
、多結晶８１を用い５００Ω〜３にΩ程度の値にする。
この時定数ＣＲの大きざが大きすぎると集積回路の入力
信号の波形がなまってしまって回路の動作に支障をきた
し、またあまり小ざすぎると外部からの突発的なサージ
電圧を吸収することができなくなる。この値としては数
１０ ｎｓから数百ｎＢ、特殊な場合には数μＳｅｅ程
度の値を使用するのが普通である。
信号の波形がなまってしまって回路の動作に支障をきた
し、またあまり小ざすぎると外部からの突発的なサージ
電圧を吸収することができなくなる。この値としては数
１０ ｎｓから数百ｎＢ、特殊な場合には数μＳｅｅ程
度の値を使用するのが普通である。
また入力保護回路の機能のもう一つは外部入力サージ電
圧の絶縁値を吸収する機能である。これは前述の例では
ＭＯ８Ｔｒ （Ｔｒ １）のドレイン接合のｐ−ｎ接合
の逆方向破壊特性を用いている。この値は通常２０Ｖ〜
５０Ｖ程度の値を用いる。
圧の絶縁値を吸収する機能である。これは前述の例では
ＭＯ８Ｔｒ （Ｔｒ １）のドレイン接合のｐ−ｎ接合
の逆方向破壊特性を用いている。この値は通常２０Ｖ〜
５０Ｖ程度の値を用いる。
しか七ながら、ゲート下への不純物のしみ出しが大きく
、高密度化を図った場合に小さな入力電圧で保護回路が
動作し、外部からの入力電圧にマージンが取れないとい
う問題がある。
、高密度化を図った場合に小さな入力電圧で保護回路が
動作し、外部からの入力電圧にマージンが取れないとい
う問題がある。
本発明によればかかる欠点を改良することができる。
本発明の一実施例につき次に説明する。ｐ型シリコン基
板（１）の上に熱酸化膜（２）をウェット雰囲気。
板（１）の上に熱酸化膜（２）をウェット雰囲気。
中１ｉｏｏ℃にて約５ｏｏｏＸ成長させる。次にソー゛
ス・ドレインやコンタクト部分となる領域を選択エツチ
ングして基板表面を露出させ、ｌ ０００ ’Ｑ Ｋて
高濃度にリンをドープした深い低抵抗領域（３）を形成
するよ第２図Ａ）。それからゲートとなる領域や、入力
保護抵抗を作る部分を選択エツチングして、鯵出した基
板表面に１１００’０の乾燥酸素中にて１００ＯＸのゲ
ート酸化膜（４）を成長させる（第２図（Ｂ））。次に
アルミニウム（５）を全面蒸着後、選択エツチングして
ゲート’＜極を形成する。その後６０ ＫｅＶでｌＸｌ
０１５／７リンをイオン注入してセルフアライメントに
浅く高抵抗の拡散層（６）を設けて、ｎ拡散層（３）と
つなげる。そしてイオン注入時には抵抗（７）も同時に
形成され１本実施例では８ ｆ） ０Ω／口の層抵抗が
得られた（第２図（Ｃ））。Ｍｏｓトランジスタのゲー
ト両側には浅い高抵抗層（３）が形成され、ゲート下へ
の不純物のしみ出しが少ない。従って高密度化を図った
場合に生ずるＬｅｆｆ（実効チャネル長）の減少が全ん
どない。即ち、ソース。
ス・ドレインやコンタクト部分となる領域を選択エツチ
ングして基板表面を露出させ、ｌ ０００ ’Ｑ Ｋて
高濃度にリンをドープした深い低抵抗領域（３）を形成
するよ第２図Ａ）。それからゲートとなる領域や、入力
保護抵抗を作る部分を選択エツチングして、鯵出した基
板表面に１１００’０の乾燥酸素中にて１００ＯＸのゲ
ート酸化膜（４）を成長させる（第２図（Ｂ））。次に
アルミニウム（５）を全面蒸着後、選択エツチングして
ゲート’＜極を形成する。その後６０ ＫｅＶでｌＸｌ
０１５／７リンをイオン注入してセルフアライメントに
浅く高抵抗の拡散層（６）を設けて、ｎ拡散層（３）と
つなげる。そしてイオン注入時には抵抗（７）も同時に
形成され１本実施例では８ ｆ） ０Ω／口の層抵抗が
得られた（第２図（Ｃ））。Ｍｏｓトランジスタのゲー
ト両側には浅い高抵抗層（３）が形成され、ゲート下へ
の不純物のしみ出しが少ない。従って高密度化を図った
場合に生ずるＬｅｆｆ（実効チャネル長）の減少が全ん
どない。即ち、ソース。
ドレイン間のバンチスルーが防止され、小さな入力電圧
で保護回路が動作するという問題が解決される。
で保護回路が動作するという問題が解決される。
抵抗（７）としては、他の不純物、たとえばＡｕ 、Ｃ
ｕ 。
ｕ 。
Ａｓ、Ｓｎなどを導入する事により形成しても良く、特
別にこの領域だけ不活性原子をイオン注入しても良い。
別にこの領域だけ不活性原子をイオン注入しても良い。
またチャネルドーピング時に同時にドーピングしても良
く、すらに不純物をドーピングせずそのままのＳｔを使
用しても良い。また多結晶Ｓｔを使用する場合には前述
のような遣々の不純物をドーピングしても艮いし、さら
にアンドーグ多結晶Ｓｔを使用すれば更によい。また半
導体に限らず本発明の主旨を逸脱しない範囲で他の金属
膜を使用してもよい。
く、すらに不純物をドーピングせずそのままのＳｔを使
用しても良い。また多結晶Ｓｔを使用する場合には前述
のような遣々の不純物をドーピングしても艮いし、さら
にアンドーグ多結晶Ｓｔを使用すれば更によい。また半
導体に限らず本発明の主旨を逸脱しない範囲で他の金属
膜を使用してもよい。
第１図は入力保護回路の１例を示す回路図、第２図（Ａ
）〜（Ｃ）は実施例を説明するだめの製造工程断面図で
ある。 図において、 ｌ・・ｐ型シリコン基板、２・・熱酸化膜。 ３・・・計拡散層、４・・・熱酸化膜、５・・アルミニ
ウム、６・・・層抵抗の高−拡散層、７・・・層抵抗の
高い拡散層で作られた抵抗。 第 ２− 口 ／ヘー／ 手 続 補 正 書（方式） １、 事件の我示 特願昭５９−４９１７４号 ２、 見間の名称 ＭＯ８集積回路 ３、補正をする者 事件との関係 特許出願人 （３０７）株式会社 東芝 ４代理人 〒１０５ 東京都港区芝浦−丁目１番１号 昭和５９年７月３１日（発送日） ６、補正の対象 明 細 會 ７、補正の内容 願書ｌＣ最初に添付した明細書の浄奢別紙のとおり（内
容に変爽なし）Ｉ、、上
）〜（Ｃ）は実施例を説明するだめの製造工程断面図で
ある。 図において、 ｌ・・ｐ型シリコン基板、２・・熱酸化膜。 ３・・・計拡散層、４・・・熱酸化膜、５・・アルミニ
ウム、６・・・層抵抗の高−拡散層、７・・・層抵抗の
高い拡散層で作られた抵抗。 第 ２− 口 ／ヘー／ 手 続 補 正 書（方式） １、 事件の我示 特願昭５９−４９１７４号 ２、 見間の名称 ＭＯ８集積回路 ３、補正をする者 事件との関係 特許出願人 （３０７）株式会社 東芝 ４代理人 〒１０５ 東京都港区芝浦−丁目１番１号 昭和５９年７月３１日（発送日） ６、補正の対象 明 細 會 ７、補正の内容 願書ｌＣ最初に添付した明細書の浄奢別紙のとおり（内
容に変爽なし）Ｉ、、上
Claims (1)
- ＭＯＳ ）ランジスタの入力ゲートに接続された抵抗と
、その接続点にドレインが接続されかつゲートとソース
が共通接続されたＮ４ＯＳトランジスタとからなる入力
保護回路を備えたＭＯＳ集積回路においてｌＭＯＳトラ
ンジスタとしてゲートに自己整合して設けられた基板と
逆導電型の浅い高抵抗層と、この高抵抗層に隣接して設
けられた基板と逆導電型の深い低抵抗のソース、ドレイ
ンとを有するものを用いたＭＯＳ集積回路−
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59049174A JPS6035575A (ja) | 1984-03-16 | 1984-03-16 | Ｍｏｓ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59049174A JPS6035575A (ja) | 1984-03-16 | 1984-03-16 | Ｍｏｓ集積回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14120876A Division JPS5366178A (en) | 1976-11-26 | 1976-11-26 | Input protecting circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6035575A true JPS6035575A (ja) | 1985-02-23 |
Family
ID=12823692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59049174A Pending JPS6035575A (ja) | 1984-03-16 | 1984-03-16 | Ｍｏｓ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6035575A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20090170312A1 (en) * | 2007-12-27 | 2009-07-02 | Commissariat A L'energie Atomique | Method for producing a micromechanical and/or nanomechanical device with anti-bonding stops |
-
1984
- 1984-03-16 JP JP59049174A patent/JPS6035575A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20090170312A1 (en) * | 2007-12-27 | 2009-07-02 | Commissariat A L'energie Atomique | Method for producing a micromechanical and/or nanomechanical device with anti-bonding stops |
| US8557698B2 (en) * | 2007-12-27 | 2013-10-15 | Commissariat A L'energie Atomique | Method for producing a micromechanical and/or nanomechanical device with anti-bonding stops |
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