JPH06151846A - 半導体装置 - Google Patents
半導体装置Info
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- JPH06151846A JPH06151846A JP31936692A JP31936692A JPH06151846A JP H06151846 A JPH06151846 A JP H06151846A JP 31936692 A JP31936692 A JP 31936692A JP 31936692 A JP31936692 A JP 31936692A JP H06151846 A JPH06151846 A JP H06151846A
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- layer
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Abstract
(57)【要約】
【目的】高不純物濃度の基板上に堆積した低不純物濃度
層に形成される高周波用半導体装置、例えば横型ＭＯＳ
ＦＥＴ等では、チップ表面の電極を裏面の前記高濃度基
板を介して接地して使用することが多い。従来はリード
線或いは低濃度層を貫通する高不純物拡散層を設け、表
面電極を裏面に取り出していたが、電極取り出し用リー
ドまたは導電体の抵抗やインダクタンス増加により高周
波特性が劣化し、必要なチップ面積も増加するという課
題があった。 【構成】チップ表面から低濃度層を通り高濃度の基板に
達するアスペクト比が 1より大きい溝を掘り、導電性物
質で溝を埋め込むか溝の内面を被覆して、チップ上の電
極と高濃度基板とを接続することにより、前記課題を解
決する。
層に形成される高周波用半導体装置、例えば横型ＭＯＳ
ＦＥＴ等では、チップ表面の電極を裏面の前記高濃度基
板を介して接地して使用することが多い。従来はリード
線或いは低濃度層を貫通する高不純物拡散層を設け、表
面電極を裏面に取り出していたが、電極取り出し用リー
ドまたは導電体の抵抗やインダクタンス増加により高周
波特性が劣化し、必要なチップ面積も増加するという課
題があった。 【構成】チップ表面から低濃度層を通り高濃度の基板に
達するアスペクト比が 1より大きい溝を掘り、導電性物
質で溝を埋め込むか溝の内面を被覆して、チップ上の電
極と高濃度基板とを接続することにより、前記課題を解
決する。
Description
【０００１】
【産業上の利用分野】本発明は、高周波用半導体装置等
に関するもので、特にチップ表面に形成された電極を、
基板内部を通りチップ裏面に取り出す例えば横型ＭＯＳ
ＦＥＴのソース電極取り出し等の構造に係るものであ
る。
に関するもので、特にチップ表面に形成された電極を、
基板内部を通りチップ裏面に取り出す例えば横型ＭＯＳ
ＦＥＴのソース電極取り出し等の構造に係るものであ
る。
【０００２】
【従来の技術】高周波用半導体装置（急峻な波形変化の
デジタル信号用デバイスを含む）のうち、例えば横型Ｍ
ＯＳＦＥＴのように、チップの裏面を接地電位にとるこ
とのできる半導体装置では、半導体チップの組み込まれ
る外囲器の接地電極面に直接取り付けることができる。
前記横型ＭＯＳＦＥＴは、通常ソース電極を接地電位に
して使用することが多いが、ソース電極はチップ表面に
形成されているため、ソース電極を裏面側と電気的に接
続する必要がある。
デジタル信号用デバイスを含む）のうち、例えば横型Ｍ
ＯＳＦＥＴのように、チップの裏面を接地電位にとるこ
とのできる半導体装置では、半導体チップの組み込まれ
る外囲器の接地電極面に直接取り付けることができる。
前記横型ＭＯＳＦＥＴは、通常ソース電極を接地電位に
して使用することが多いが、ソース電極はチップ表面に
形成されているため、ソース電極を裏面側と電気的に接
続する必要がある。
【０００３】この接続を金属細線を用いて行なうと、細
線部分に高いインダクタンスを生じるため、ＭＯＳＦＥ
Ｔの高周波特性が低下する。
線部分に高いインダクタンスを生じるため、ＭＯＳＦＥ
Ｔの高周波特性が低下する。
【０００４】そこで、金属細線を使わずに接続する方法
として、図６に示すような構造のＭＯＳＦＥＴが用いら
れている。同図において、横型ＭＯＳＦＥＴは、Ｐ+ 半
導体基板１上のＰ- 層２及びその上に形成される。ゲー
ト電極８は、ゲート酸化膜４を介してＰ- 層２の表面層
のチャネル領域２ａと対向している。チャネル領域２ａ
を挟んでＮ+ ドレイン領域９及びＮ+ ソース領域７が形
成され、両領域にそれぞれオーム接触するドレイン電極
１０及びソース電極１１が設けられる。符号５は層間絶
縁膜である。Ｐ+ 基板１の下面（図面上）は図示してな
いが例えば接地電位の外囲器に取り付けられる。
として、図６に示すような構造のＭＯＳＦＥＴが用いら
れている。同図において、横型ＭＯＳＦＥＴは、Ｐ+ 半
導体基板１上のＰ- 層２及びその上に形成される。ゲー
ト電極８は、ゲート酸化膜４を介してＰ- 層２の表面層
のチャネル領域２ａと対向している。チャネル領域２ａ
を挟んでＮ+ ドレイン領域９及びＮ+ ソース領域７が形
成され、両領域にそれぞれオーム接触するドレイン電極
１０及びソース電極１１が設けられる。符号５は層間絶
縁膜である。Ｐ+ 基板１の下面（図面上）は図示してな
いが例えば接地電位の外囲器に取り付けられる。
【０００５】このＭＯＳＦＥＴでは、ソース電極１１を
接地電位に接続する方法として、基板表面からイオン注
入法や不純物拡散源からの熱拡散によってＰ+ 拡散層３
を形成し、拡散層３の表面は、ソース電極１１の延在部
分と接続し、拡散層３の下部は、Ｐ+ 基板１に達するよ
うにし、ソース電極１１をチップ裏面に取り出してい
る。
接地電位に接続する方法として、基板表面からイオン注
入法や不純物拡散源からの熱拡散によってＰ+ 拡散層３
を形成し、拡散層３の表面は、ソース電極１１の延在部
分と接続し、拡散層３の下部は、Ｐ+ 基板１に達するよ
うにし、ソース電極１１をチップ裏面に取り出してい
る。
【０００６】チップ表面の電極を上記不純物拡散層を用
いてチップ裏面に取り出す方法は、インダクタンスは減
少するけれど、高濃度拡散層の抵抗は、金属細線の抵抗
に比し大きく、やはり高周波特性を十分に引き出せなく
なる。
いてチップ裏面に取り出す方法は、インダクタンスは減
少するけれど、高濃度拡散層の抵抗は、金属細線の抵抗
に比し大きく、やはり高周波特性を十分に引き出せなく
なる。
【０００７】この方法で抵抗分を減らすためには、不純
物拡散領域として広い面積を取る必要がある。特に大電
力用のＭＯＳＦＥＴでは、ドレイン・ソース間の耐圧を
高くするため、半導体基板上の低不純物濃度層を厚くし
なければならない。一般に不純物の熱拡散では、基板の
厚さ方向への拡散と共に横方向へも拡散するので、低不
純物濃度層が厚くなれば、さらに広い面積を要すること
となり、チップ面積が増大し、素子の集積化に対して不
利となる。
物拡散領域として広い面積を取る必要がある。特に大電
力用のＭＯＳＦＥＴでは、ドレイン・ソース間の耐圧を
高くするため、半導体基板上の低不純物濃度層を厚くし
なければならない。一般に不純物の熱拡散では、基板の
厚さ方向への拡散と共に横方向へも拡散するので、低不
純物濃度層が厚くなれば、さらに広い面積を要すること
となり、チップ面積が増大し、素子の集積化に対して不
利となる。
【０００８】
【発明が解決しようとする課題】一般に矩形波のパルス
信号を取り扱う半導体装置を含め、高周波用半導体装置
では、電極を外部に取り出すリード線等の導電性物体の
抵抗及びインダクタンスは、高周波特性を劣化させるの
で、できるだけ小さくすることが必要である。
信号を取り扱う半導体装置を含め、高周波用半導体装置
では、電極を外部に取り出すリード線等の導電性物体の
抵抗及びインダクタンスは、高周波特性を劣化させるの
で、できるだけ小さくすることが必要である。
【０００９】これまで述べたように、チップ表面に形成
されている電極を、チップ内部を通り裏面の高濃度層
（または基板）に取り出す従来の方法は、不純物拡散層
により、表面電極と裏面高濃度領域とを接続するもので
ある。この方法では、電極取りだし用の導電体のインダ
クタンスは減少するが、抵抗分が増加する。抵抗分を減
らすためには、電極取りだしのための拡散層の面積を大
きくする必要があり、チップ面積が増大する。
されている電極を、チップ内部を通り裏面の高濃度層
（または基板）に取り出す従来の方法は、不純物拡散層
により、表面電極と裏面高濃度領域とを接続するもので
ある。この方法では、電極取りだし用の導電体のインダ
クタンスは減少するが、抵抗分が増加する。抵抗分を減
らすためには、電極取りだしのための拡散層の面積を大
きくする必要があり、チップ面積が増大する。
【００１０】本発明は、高周波用半導体装置において、
チップ表面に形成された電極を、チップ裏面に取り出す
ための導電体の抵抗及びインダクタンスの増加をできる
だけ抑え、素子本来の高周波特性の劣化や、チップ面積
の増加が少ない電極取りだし用導電体を具備する半導体
装置を提供することを目的とする。
チップ表面に形成された電極を、チップ裏面に取り出す
ための導電体の抵抗及びインダクタンスの増加をできる
だけ抑え、素子本来の高周波特性の劣化や、チップ面積
の増加が少ない電極取りだし用導電体を具備する半導体
装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明の請求項１に係る
半導体装置は、高不純物濃度の半導体基板と、この基板
上に形成された低不純物濃度の半導体層と、この半導体
層上に絶縁膜を介しまたは直接形成される電極と、前記
絶縁膜または前記半導体層の表面から前記半導体層を通
り前記半導体基板に達する幅よりも深さの大きい溝と、
この溝の側壁及び底面に形成され若しくは溝を埋め込ん
で形成され、かつ前記電極と前記高不純物濃度の半導体
基板とを電気接続する導電性物質層とを、具備すること
を特徴とする半導体装置である。
半導体装置は、高不純物濃度の半導体基板と、この基板
上に形成された低不純物濃度の半導体層と、この半導体
層上に絶縁膜を介しまたは直接形成される電極と、前記
絶縁膜または前記半導体層の表面から前記半導体層を通
り前記半導体基板に達する幅よりも深さの大きい溝と、
この溝の側壁及び底面に形成され若しくは溝を埋め込ん
で形成され、かつ前記電極と前記高不純物濃度の半導体
基板とを電気接続する導電性物質層とを、具備すること
を特徴とする半導体装置である。
【００１２】また本発明の請求項２に係る半導体装置
は、前記低不純物濃度の半導体層が、溝の内面から拡散
形成された高不純物濃度層を有することを特徴とする請
求項１記載の半導体装置である。
は、前記低不純物濃度の半導体層が、溝の内面から拡散
形成された高不純物濃度層を有することを特徴とする請
求項１記載の半導体装置である。
【００１３】なお上記高不純物濃度及び低不純物濃度の
それぞれの代表値は約1018 atoms／cm3 程度及び約1014
atoms／cm3 程度である。また上記導電性物質層として
は、Ａｌ，Ａｌ合金或いはＭｏ，Ｗ，Ｔｉ，Ｔａ等の高
融点金属及びこれら高融点金属のシリサイドが含まれ、
また高不純物濃度の多結晶シリコンも使用できる。
それぞれの代表値は約1018 atoms／cm3 程度及び約1014
atoms／cm3 程度である。また上記導電性物質層として
は、Ａｌ，Ａｌ合金或いはＭｏ，Ｗ，Ｔｉ，Ｔａ等の高
融点金属及びこれら高融点金属のシリサイドが含まれ、
また高不純物濃度の多結晶シリコンも使用できる。
【００１４】
【作用】請求項１に係る半導体装置においては、低不純
物濃度層上に絶縁膜を介しまたは直接形成された電極
を、高不純物濃度の基板裏面に取り出すのに、絶縁膜ま
たは低不純物濃度層の表面から低不純物濃度層を通り、
高不純物濃度の基板に達する幅よりも深さの大きい（す
なわちアスペクト比（深さ／幅）＞ 1）溝を、ドライエ
ッチング法等により掘り、溝の側壁及び底面に低抵抗の
導電性物質層を被着するか或いは溝内を低抵抗導電性物
質で埋め込むことにより、前記表面電極を基板裏面に取
り出している。
物濃度層上に絶縁膜を介しまたは直接形成された電極
を、高不純物濃度の基板裏面に取り出すのに、絶縁膜ま
たは低不純物濃度層の表面から低不純物濃度層を通り、
高不純物濃度の基板に達する幅よりも深さの大きい（す
なわちアスペクト比（深さ／幅）＞ 1）溝を、ドライエ
ッチング法等により掘り、溝の側壁及び底面に低抵抗の
導電性物質層を被着するか或いは溝内を低抵抗導電性物
質で埋め込むことにより、前記表面電極を基板裏面に取
り出している。
【００１５】このため電極取り出しのための導電性物質
層の長さは、低不純物濃度層の厚さ程度できわめて短
く、また導電性物質としては低抵抗の金属等を使用して
いるので、前記基板表面の電極を、抵抗及びインダクタ
ンスを低く抑えた状態で、基板裏面に取り出すことが可
能である。また溝のアスペクト比を 1以上に制限するこ
とにより、従来の不純物拡散層による方法に比し、電極
取り出しのための所要チップ面積を大幅に減少すること
ができる。
層の長さは、低不純物濃度層の厚さ程度できわめて短
く、また導電性物質としては低抵抗の金属等を使用して
いるので、前記基板表面の電極を、抵抗及びインダクタ
ンスを低く抑えた状態で、基板裏面に取り出すことが可
能である。また溝のアスペクト比を 1以上に制限するこ
とにより、従来の不純物拡散層による方法に比し、電極
取り出しのための所要チップ面積を大幅に減少すること
ができる。
【００１６】請求項２に係る半導体装置は、請求項１記
載の作用に加えて、溝の側壁及び底面から不純物を拡散
して、溝の周囲に高不純物濃度層を形成し、さらに電極
取りだし用導電体の抵抗を減少させたものである。特に
溝内に形成される導電性物質層が、不純物拡散源として
使用できる場合には有効である。
載の作用に加えて、溝の側壁及び底面から不純物を拡散
して、溝の周囲に高不純物濃度層を形成し、さらに電極
取りだし用導電体の抵抗を減少させたものである。特に
溝内に形成される導電性物質層が、不純物拡散源として
使用できる場合には有効である。
【００１７】
【実施例】本発明を実施例により、さらに詳細に説明す
る。
る。
【００１８】図１は本発明の半導体装置の第１実施例の
横型ＭＯＳＦＥＴの断面図である。このＭＯＳＦＥＴ
は、高不純物濃度（ボロン、約1018 atoms／cm3 ）のＰ
+ 半導体基板２１と、Ｐ+ 基板２１上にエピタキシャル
成長により形成された低不純物濃度（ボロン、約1014 a
toms／cm3 ）のＰ- 半導体層２２と、ゲート酸化膜２４
及び層間絶縁膜２５より成る絶縁膜上に形成されるソー
ス電極３１と、この絶縁膜の表面からＰ- 層２２を通り
Ｐ+ 基板２１に達する、幅よりも深さの大きい溝３２
と、この溝３２を埋め込み、かつ前記ソース電極３１と
Ｐ+ 基板２１とを電気接続するＭo 埋め込み層（導電性
物質層）３３とを具備することを特徴としている。 上
記ＭＯＳＦＥＴの、主な構成部分は公知の方法により形
成される。すなわちＰ- 層２２の表面に熱酸化によりゲ
ート酸化膜２４を形成、次に高融点金属或いは高融点金
属シリサイド等を用いてゲート電極２８を形成する。ゲ
ート電極２８をマスクにして、不純物を拡散し、Ｎ+ ソ
ース領域２７及びＮ+ ドレイン領域２９を形成する。次
に層間絶縁膜２５を堆積し、ソース領域２７及びドレイ
ン領域２９上にコンタクトホ―ルを開口し、次に蒸着ま
たはスパッタリングにより基板上に被着したＡl 合金膜
をパターニングして、ドレイン電極３０及びソース電極
３１を形成する。
横型ＭＯＳＦＥＴの断面図である。このＭＯＳＦＥＴ
は、高不純物濃度（ボロン、約1018 atoms／cm3 ）のＰ
+ 半導体基板２１と、Ｐ+ 基板２１上にエピタキシャル
成長により形成された低不純物濃度（ボロン、約1014 a
toms／cm3 ）のＰ- 半導体層２２と、ゲート酸化膜２４
及び層間絶縁膜２５より成る絶縁膜上に形成されるソー
ス電極３１と、この絶縁膜の表面からＰ- 層２２を通り
Ｐ+ 基板２１に達する、幅よりも深さの大きい溝３２
と、この溝３２を埋め込み、かつ前記ソース電極３１と
Ｐ+ 基板２１とを電気接続するＭo 埋め込み層（導電性
物質層）３３とを具備することを特徴としている。 上
記ＭＯＳＦＥＴの、主な構成部分は公知の方法により形
成される。すなわちＰ- 層２２の表面に熱酸化によりゲ
ート酸化膜２４を形成、次に高融点金属或いは高融点金
属シリサイド等を用いてゲート電極２８を形成する。ゲ
ート電極２８をマスクにして、不純物を拡散し、Ｎ+ ソ
ース領域２７及びＮ+ ドレイン領域２９を形成する。次
に層間絶縁膜２５を堆積し、ソース領域２７及びドレイ
ン領域２９上にコンタクトホ―ルを開口し、次に蒸着ま
たはスパッタリングにより基板上に被着したＡl 合金膜
をパターニングして、ドレイン電極３０及びソース電極
３１を形成する。
【００１９】本発明の特徴であるソース電極３１とＰ+
基板２１とを電気接続する溝３２と、Ｍo 埋め込み層３
３とについて、さらに詳しく説明する。本実施例では、
溝は、深さ数μm 、アスペクト比 2〜 3程度で、反応性
イオンエッチング（ＲＩＥ）により基板の厚さ方向に形
成される。
基板２１とを電気接続する溝３２と、Ｍo 埋め込み層３
３とについて、さらに詳しく説明する。本実施例では、
溝は、深さ数μm 、アスペクト比 2〜 3程度で、反応性
イオンエッチング（ＲＩＥ）により基板の厚さ方向に形
成される。
【００２０】溝を埋める導電性物質としては、Ｍo を使
用したが、Ｗ，Ｔi ，Ｔa 等の高融点金属またはこれら
高融点金属のシリサイド並びに不純物をドープした多結
晶シリコンを使用できる。このように融点の高い導電性
物質を埋め込み、導電性物質層として使用すれば、ＭＯ
ＳＦＥＴ作製時に必要な高温熱処理工程にも耐えること
ができるので、ＭＯＳＦＥＴを作製する前に、埋め込み
導電性物質層を形成することが望ましい。溝部分を形成
するには、比較的厚いＳi Ｏ2 膜などで溝以外の部分を
マスクする必要があるが、溝部分を先に形成し、高融点
物質で埋め込んだ後、不必要になったＳi Ｏ2 膜等を全
部剥がして、半導体層表面を平坦化してからＭＯＳＦＥ
Ｔを作製すれば、その後の工程が容易にできる。
用したが、Ｗ，Ｔi ，Ｔa 等の高融点金属またはこれら
高融点金属のシリサイド並びに不純物をドープした多結
晶シリコンを使用できる。このように融点の高い導電性
物質を埋め込み、導電性物質層として使用すれば、ＭＯ
ＳＦＥＴ作製時に必要な高温熱処理工程にも耐えること
ができるので、ＭＯＳＦＥＴを作製する前に、埋め込み
導電性物質層を形成することが望ましい。溝部分を形成
するには、比較的厚いＳi Ｏ2 膜などで溝以外の部分を
マスクする必要があるが、溝部分を先に形成し、高融点
物質で埋め込んだ後、不必要になったＳi Ｏ2 膜等を全
部剥がして、半導体層表面を平坦化してからＭＯＳＦＥ
Ｔを作製すれば、その後の工程が容易にできる。
【００２１】図２は、本発明の半導体装置の第２実施例
の横型ＭＯＳＦＥＴの断面図である。本実施例では、異
方性エッチングによって溝３２は形成され、溝の側面及
び底面にＡl 等の導電性物質層４３を形成したものであ
る。この実施例の溝３２は、ＭＯＳＦＥＴ作製前、或い
はＭＯＳＦＥＴのドレイン及びソースのコンタクトホー
ルを開口した後で、ＲＩＥ法により形成され、溝の内面
に被着する導電性物質は、前記コンタクトホールをＡl
またはＡl 合金で埋め込む際に同時に形成することもで
きる。なお図２において図１と同符号は同一部分または
対応部分を表わす。
の横型ＭＯＳＦＥＴの断面図である。本実施例では、異
方性エッチングによって溝３２は形成され、溝の側面及
び底面にＡl 等の導電性物質層４３を形成したものであ
る。この実施例の溝３２は、ＭＯＳＦＥＴ作製前、或い
はＭＯＳＦＥＴのドレイン及びソースのコンタクトホー
ルを開口した後で、ＲＩＥ法により形成され、溝の内面
に被着する導電性物質は、前記コンタクトホールをＡl
またはＡl 合金で埋め込む際に同時に形成することもで
きる。なお図２において図１と同符号は同一部分または
対応部分を表わす。
【００２２】図６に示す従来のＭＯＳＦＥＴでは、拡散
層３の抵抗分がＭＯＳＦＥＴ全体のオン抵抗の10％程度
を占めるのに対し、上記実施例のようにＡl 系金属を使
用したＭＯＳＦＥＴでは、導電性物質層４３の抵抗を全
体のオン抵抗の 0.01 ％以下に抑えることができた。
層３の抵抗分がＭＯＳＦＥＴ全体のオン抵抗の10％程度
を占めるのに対し、上記実施例のようにＡl 系金属を使
用したＭＯＳＦＥＴでは、導電性物質層４３の抵抗を全
体のオン抵抗の 0.01 ％以下に抑えることができた。
【００２３】また溝に形成する導電性物質層３２を、Ｍ
ＯＳＦＥＴのゲート電極と同物質（不純物をドープした
多結晶シリコン、或いはＭo ，Ｗ，Ｔi 等の高融点金属
及びこれら高融点金属のシリサイド等）で構成すれば、
ゲート電極２８と導電性物質層３２の形成を同一工程で
行なうことも可能である。
ＯＳＦＥＴのゲート電極と同物質（不純物をドープした
多結晶シリコン、或いはＭo ，Ｗ，Ｔi 等の高融点金属
及びこれら高融点金属のシリサイド等）で構成すれば、
ゲート電極２８と導電性物質層３２の形成を同一工程で
行なうことも可能である。
【００２４】図３は、本発明の半導体装置の第３実施例
で、請求項２に係る装置の断面図である。符号３４は溝
３２の内面から拡散形成されたＰ+ 型（ボロンドープ）
の高不純物濃度層である。高不純物濃度層３４の形成方
法は、ＣＶＤ法によりボロンドープドオキサイド（ＢＳ
Ｇ）膜を溝の内面に被着し、このＢＳＧ膜を不純物源と
して、ボロンを低不純物濃度層２２に熱拡散する。その
後、ＢＳＧ膜を除去し、導電性物質層３３を溝に充填す
る。或いは、ＢＳＧ膜の代わりに、高濃度にボロンをド
ープした多結晶シリコンで溝３２を埋め込み、ＭＯＳＦ
ＥＴ作製のための熱処理工程を利用して、不純物拡散を
行ない、高不純物濃度層３４を形成し、不純物拡散源の
多結晶シリコン層をそのまま残し、導電性物質層３３ａ
として使用する。この場合には、表面電極と基板裏面と
を接続する導電性物質層は、高不純物濃度層３４と導電
性物質層３３ａとを並設したものとなり、特に余分の工
程を追加せずに、該導電性物質層の抵抗を下げることが
できる。
で、請求項２に係る装置の断面図である。符号３４は溝
３２の内面から拡散形成されたＰ+ 型（ボロンドープ）
の高不純物濃度層である。高不純物濃度層３４の形成方
法は、ＣＶＤ法によりボロンドープドオキサイド（ＢＳ
Ｇ）膜を溝の内面に被着し、このＢＳＧ膜を不純物源と
して、ボロンを低不純物濃度層２２に熱拡散する。その
後、ＢＳＧ膜を除去し、導電性物質層３３を溝に充填す
る。或いは、ＢＳＧ膜の代わりに、高濃度にボロンをド
ープした多結晶シリコンで溝３２を埋め込み、ＭＯＳＦ
ＥＴ作製のための熱処理工程を利用して、不純物拡散を
行ない、高不純物濃度層３４を形成し、不純物拡散源の
多結晶シリコン層をそのまま残し、導電性物質層３３ａ
として使用する。この場合には、表面電極と基板裏面と
を接続する導電性物質層は、高不純物濃度層３４と導電
性物質層３３ａとを並設したものとなり、特に余分の工
程を追加せずに、該導電性物質層の抵抗を下げることが
できる。
【００２５】次に横型ＭＯＳＦＥＴを多数ならべた半導
体装置に、本発明を適用した第４実施例について説明す
る。図４は、該装置の電極配線パターンを示す模式的な
平面図である。同図に示すように、ドレイン電極４０及
びソース電極４１は、ゲート電極４８を挟んで交互に並
設され、それぞれ両側に形成されるＭＯＳＦＥＴの共通
のドレイン電極またはソース電極となっている。各電極
は、いずれか一方の端部を配線電極により連結され、櫛
状のパターンを形成している。複数のソース電極４１
は、配線電極により一体化される。符号４２は、この配
線電極と基板裏面とを接続する紙面に垂直方向に形成さ
れた導電性物質層であり、これにより各ソース電極は、
一度に基板裏面電位（多くの場合、接地電位）となる。
体装置に、本発明を適用した第４実施例について説明す
る。図４は、該装置の電極配線パターンを示す模式的な
平面図である。同図に示すように、ドレイン電極４０及
びソース電極４１は、ゲート電極４８を挟んで交互に並
設され、それぞれ両側に形成されるＭＯＳＦＥＴの共通
のドレイン電極またはソース電極となっている。各電極
は、いずれか一方の端部を配線電極により連結され、櫛
状のパターンを形成している。複数のソース電極４１
は、配線電極により一体化される。符号４２は、この配
線電極と基板裏面とを接続する紙面に垂直方向に形成さ
れた導電性物質層であり、これにより各ソース電極は、
一度に基板裏面電位（多くの場合、接地電位）となる。
【００２６】次にＭＯＳＦＥＴの入力端に設けられる双
方向の保護ダイオードに、本発明を適用した第５の実施
例について説明する。図５（ａ）は、上記ＭＯＳＦＥＴ
の入力端部分の断面図、同図（ｂ）はその部分の等価回
路図である。
方向の保護ダイオードに、本発明を適用した第５の実施
例について説明する。図５（ａ）は、上記ＭＯＳＦＥＴ
の入力端部分の断面図、同図（ｂ）はその部分の等価回
路図である。
【００２７】図５（ｂ）において双方向の保護ダイオー
ド６０は、ＭＯＳＦＥＴの入力端子Ｔ1 ，接地端子Ｔ2
と入力回路素子のＭＯＳＦＥＴ５９のゲート電極Ｇ、ソ
ース電極（接地側）Ｓとの間に挿入され、なんらかの原
因で過電圧がＴ1 ，Ｔ2 間に印加されたとき、その過電
圧を吸収し、ＭＯＳＦＥＴ５９のゲート絶縁膜等を保護
する作用をする。保護ダイオード６０の一方のアノード
電極５５は入力端子Ｔ1 に、また他方のアノード電極５
６は接地端子Ｔ2 に接続されるが、接続電極配線の抵抗
やインダクタンスが大きいと、過電圧を吸収する速度が
遅れ、保護作用を損なうおそれがある。
ド６０は、ＭＯＳＦＥＴの入力端子Ｔ1 ，接地端子Ｔ2
と入力回路素子のＭＯＳＦＥＴ５９のゲート電極Ｇ、ソ
ース電極（接地側）Ｓとの間に挿入され、なんらかの原
因で過電圧がＴ1 ，Ｔ2 間に印加されたとき、その過電
圧を吸収し、ＭＯＳＦＥＴ５９のゲート絶縁膜等を保護
する作用をする。保護ダイオード６０の一方のアノード
電極５５は入力端子Ｔ1 に、また他方のアノード電極５
６は接地端子Ｔ2 に接続されるが、接続電極配線の抵抗
やインダクタンスが大きいと、過電圧を吸収する速度が
遅れ、保護作用を損なうおそれがある。
【００２８】図５（ａ）において、Ｐ+ 基板５１上に形
成されたＰ型層５２内に、Ｎ型層５３が形成され、さら
にＮ型層５３内にＰ型層５４が拡散形成される。Ｐ型層
５４とＮ型層５３とによりＰＮ接合ダイオード６０ａ
が、またＮ型層５３とＰ型層５２とによりＮＰ接合ダイ
オード６０ｂが形成され、Ｐ型層５４は、双方向保護ダ
イオード６０の一方のアノード電極５５にオーム接触す
る。Ｐ+ 型層５７は、他方のアノード領域Ｐ型層５２に
連接するアノード取り出し用の高濃度層で、他方のアノ
ード電極５６とオーム接触をする。本発明の特徴である
アノード電極５６とＰ+ 基板５１とを電気接続する導電
性物質層６１は、Ａl 系金属から成り、アノード電極５
６と同体となっている。アノード電極５６または導電性
物質層６１はさらにチップ表面上に延在して、図示して
ないが、ＭＯＳＦＥＴ５９のソース電極に連結される。
すなわち双方向保護ダイオードの接地電位のアノード電
極５６とＭＯＳＦＥＴ５９のソース電極とを一度に導電
性物質層６１により接地するものである。また本実施例
は、半導体層上に直接形成されたアノード電極５６が、
この半導体層の表面から掘られた溝内の導電性物質層に
より、高不純物濃度基板に接続される例である。
成されたＰ型層５２内に、Ｎ型層５３が形成され、さら
にＮ型層５３内にＰ型層５４が拡散形成される。Ｐ型層
５４とＮ型層５３とによりＰＮ接合ダイオード６０ａ
が、またＮ型層５３とＰ型層５２とによりＮＰ接合ダイ
オード６０ｂが形成され、Ｐ型層５４は、双方向保護ダ
イオード６０の一方のアノード電極５５にオーム接触す
る。Ｐ+ 型層５７は、他方のアノード領域Ｐ型層５２に
連接するアノード取り出し用の高濃度層で、他方のアノ
ード電極５６とオーム接触をする。本発明の特徴である
アノード電極５６とＰ+ 基板５１とを電気接続する導電
性物質層６１は、Ａl 系金属から成り、アノード電極５
６と同体となっている。アノード電極５６または導電性
物質層６１はさらにチップ表面上に延在して、図示して
ないが、ＭＯＳＦＥＴ５９のソース電極に連結される。
すなわち双方向保護ダイオードの接地電位のアノード電
極５６とＭＯＳＦＥＴ５９のソース電極とを一度に導電
性物質層６１により接地するものである。また本実施例
は、半導体層上に直接形成されたアノード電極５６が、
この半導体層の表面から掘られた溝内の導電性物質層に
より、高不純物濃度基板に接続される例である。
【００２９】本発明は、上記第１ないし第５実施例で述
べた半導体装置に限定されない。高不純物濃度の基板上
に低不純物濃度層を有するチップを使用し、チップ表面
に形成されるＭＯＳ型、バイポーラ型等の能動素子また
はコンデンサ、抵抗等の受動素子の電極のうち、裏面の
高不純物濃度基板と同電位（例えば接地電位）で使用さ
れる電極を具備するＬＳＩ等の半導体装置に対して、本
発明は適用できる。
べた半導体装置に限定されない。高不純物濃度の基板上
に低不純物濃度層を有するチップを使用し、チップ表面
に形成されるＭＯＳ型、バイポーラ型等の能動素子また
はコンデンサ、抵抗等の受動素子の電極のうち、裏面の
高不純物濃度基板と同電位（例えば接地電位）で使用さ
れる電極を具備するＬＳＩ等の半導体装置に対して、本
発明は適用できる。
【００３０】
【発明の効果】これまで述べたように、本発明は、高周
波用半導体装置等において、チップ表面に形成された電
極を、チップ裏面の例えば接地電極まで取り出すのに、
アスペクト比が 1より大きい溝を掘り、低抵抗の導電性
物質層を溝内に埋め込みまたは溝内面に被覆するように
した。これにより電極取り出しのためのリード用導電体
の抵抗及びインダクタンスの増加を軽減し、素子本来の
高周波特性の劣化やチップ面積の増加が少ない電極取り
だし用導電体を具備する半導体装置を提供することがで
きた。
波用半導体装置等において、チップ表面に形成された電
極を、チップ裏面の例えば接地電極まで取り出すのに、
アスペクト比が 1より大きい溝を掘り、低抵抗の導電性
物質層を溝内に埋め込みまたは溝内面に被覆するように
した。これにより電極取り出しのためのリード用導電体
の抵抗及びインダクタンスの増加を軽減し、素子本来の
高周波特性の劣化やチップ面積の増加が少ない電極取り
だし用導電体を具備する半導体装置を提供することがで
きた。
【図１】本発明の半導体装置の第１実施例の横型ＭＯＳ
ＦＥＴの断面図である。
ＦＥＴの断面図である。
【図２】本発明の半導体装置の第２実施例の横型ＭＯＳ
ＦＥＴの断面図である。
ＦＥＴの断面図である。
【図３】本発明の半導体装置の第３実施例の横型ＭＯＳ
ＦＥＴの断面図である。
ＦＥＴの断面図である。
【図４】本発明の半導体装置の第４実施例で、複数の横
型ＭＯＳＦＥＴを並設したときの電極配線パターンを示
す平面図である。
型ＭＯＳＦＥＴを並設したときの電極配線パターンを示
す平面図である。
【図５】本発明の半導体装置の第５実施例のＭＯＳＦＥ
Ｔにおける、入力端に設けられる保護ダイオードの同図
（ａ）は断面図、同図（ｂ）は等価回路図である。
Ｔにおける、入力端に設けられる保護ダイオードの同図
（ａ）は断面図、同図（ｂ）は等価回路図である。
【図６】従来の横型ＭＯＳＦＥＴの断面図である。
１，２１，５１ 高不純物濃度の半導体
基板 ２，２２，５２ 低不純物濃度層 ４，２４ ゲート酸化膜 ５，２５，５８ 層間絶縁膜 ７，２７ ソース領域 ８，２８，４８ ゲート電極 ９，２９ ドレイン領域 １０，３０，４０ ドレイン電極 １１，３１，４１ ソース電極 ３２ 溝 ３３，３３ａ，４２，４３，６１ 導電性物質層 ３４ 高不純物濃度層 ５９ 横型ＭＯＳＦＥＴ ６０ 双方向保護ダイオー
ド
基板 ２，２２，５２ 低不純物濃度層 ４，２４ ゲート酸化膜 ５，２５，５８ 層間絶縁膜 ７，２７ ソース領域 ８，２８，４８ ゲート電極 ９，２９ ドレイン領域 １０，３０，４０ ドレイン電極 １１，３１，４１ ソース電極 ３２ 溝 ３３，３３ａ，４２，４３，６１ 導電性物質層 ３４ 高不純物濃度層 ５９ 横型ＭＯＳＦＥＴ ６０ 双方向保護ダイオー
ド
Claims (2)
- 【請求項１】高不純物濃度の半導体基板と、この基板上
に形成された低不純物濃度の半導体層と、この半導体層
上に絶縁膜を介しまたは直接形成される電極と、前記絶
縁膜または前記半導体層の表面から前記半導体層を通り
前記半導体基板に達する幅よりも深さの大きい溝と、こ
の溝の側壁及び底面に形成され若しくは溝を埋め込んで
形成され、かつ前記電極と前記高不純物濃度の半導体基
板とを電気接続する導電性物質層とを、具備することを
特徴とする半導体装置。 - 【請求項２】前記低不純物濃度の半導体層が、溝の内面
から拡散形成された高不純物濃度層を有することを特徴
とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31936692A JPH06151846A (ja) | 1992-11-04 | 1992-11-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31936692A JPH06151846A (ja) | 1992-11-04 | 1992-11-04 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06151846A true JPH06151846A (ja) | 1994-05-31 |
Family
ID=18109354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31936692A Pending JPH06151846A (ja) | 1992-11-04 | 1992-11-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06151846A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998011609A1 (en) | 1996-09-10 | 1998-03-19 | Spectrian, Inc. | Lateral dmos transistor for rf/mircrowave applications |
| WO1998057379A1 (en) * | 1997-06-10 | 1998-12-17 | Spectrian | Lateral diffused mos transistor with trench source contact |
| US6091449A (en) * | 1995-08-11 | 2000-07-18 | Kabushiki Kaisha Toshiba | MOS-type solid-state imaging apparatus |
| JP2001308108A (ja) * | 2000-04-19 | 2001-11-02 | Oki Electric Ind Co Ltd | 電界効果トランジスタおよびその製造方法 |
| JP2003152178A (ja) * | 2001-10-29 | 2003-05-23 | Power Integrations Inc | 高スイッチングスピードのための横方向パワーｍｏｓｆｅｔ |
| JP2004342810A (ja) * | 2003-05-15 | 2004-12-02 | Fujitsu Ltd | 化合物半導体装置 |
| US6864533B2 (en) | 2000-09-11 | 2005-03-08 | Kabushiki Kaisha Toshiba | MOS field effect transistor with reduced on-resistance |
| JP2008199037A (ja) * | 2008-03-10 | 2008-08-28 | Renesas Technology Corp | 電力用半導体装置および電源回路 |
| US9059027B2 (en) | 2013-09-12 | 2015-06-16 | Kabushiki Kaisha Toshiba | Semiconductor device |
-
1992
- 1992-11-04 JP JP31936692A patent/JPH06151846A/ja active Pending
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6091449A (en) * | 1995-08-11 | 2000-07-18 | Kabushiki Kaisha Toshiba | MOS-type solid-state imaging apparatus |
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| WO1998011609A1 (en) | 1996-09-10 | 1998-03-19 | Spectrian, Inc. | Lateral dmos transistor for rf/mircrowave applications |
| JP2002504267A (ja) * | 1997-06-10 | 2002-02-05 | スペクトリアン | トレンチソースコンタクトを備えた横拡散ｍｏｓトランジスター |
| US5869875A (en) * | 1997-06-10 | 1999-02-09 | Spectrian | Lateral diffused MOS transistor with trench source contact |
| WO1998057379A1 (en) * | 1997-06-10 | 1998-12-17 | Spectrian | Lateral diffused mos transistor with trench source contact |
| JP4778127B2 (ja) * | 1997-06-10 | 2011-09-21 | ロベック アクイジションズ リミテッド エルエルシー | トレンチソースコンタクトを備えた横拡散ｍｏｓトランジスター |
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| JP2004297086A (ja) * | 2001-10-29 | 2004-10-21 | Power Integrations Inc | 高スイッチングスピードのための横方向パワーｍｏｓｆｅｔ |
| JP2010187015A (ja) * | 2001-10-29 | 2010-08-26 | Power Integrations Inc | 高スイッチングスピードのための横方向パワーｍｏｓｆｅｔ |
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| US9059027B2 (en) | 2013-09-12 | 2015-06-16 | Kabushiki Kaisha Toshiba | Semiconductor device |
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