JPS6035760B2

JPS6035760B2 - 半導体記憶装置

Info

Publication number: JPS6035760B2
Application number: JP55179253A
Authority: JP
Inventors: 正信吉田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1980-12-18
Filing date: 1980-12-18
Publication date: 1985-08-16
Also published as: US4423492A; DE3175431D1; EP0055906A3; JPS57103195A; EP0055906A2; IE812977L; EP0055906B1; IE52955B1

Description

【発明の詳細な説明】本発明は、半導体記憶装置特にＥＰＲＯＭセルの閥値Ｖ
仇を簡単に読取る回路に関する。

ＥＰＲＯＭ（消去可能、プログラム可能、議取り専用メ
モリ）セルは第１図に示すように半導体基板１０１こソ
ース１２、ドレィン１４、フローティングゲート電極１
６、制御電極１８を形成してなり、ドレィン接合に高い
逆電圧を加えてアバランシヱブレークダウンを起させ、
この時生じるホットエレクトロンを絶縁層２０を介して
フローティングゲート電極１６に注入しぐ０”書き込
み）、また紫外線を照射して該ゲート電極の電子を消散
させて消去（‘‘１”書込み）する。

フローティングゲート電極１６に電子があると制御電極
１８による電界がソース、ドレィン間のチャンネル部に
作用しにく）なり、関値電圧Ｖ比が高くなる。一例を挙
げると電極１６に電子が注入されているときＶ山は１０
．０Ｖ、電子がないときＶ山は２．５Ｖである。従って
制御電極１８の電圧を１０．０Ｖ以下２．５Ｖ以上にし
ておくとこのセル（１種のＭＯＳＦＥＴ）は、電極１６
に電子があればオフ、なければオンとなり、これにより
書込んで記憶させておいた情報“１”，“０”を読出す
ことができる。か〉るＥＰＲＯＭではフローティングゲ
ート電極の電子有無状態が何時まで変化せずメモリ書込
みを行なったときの状態にとどまるかは重要な特性の１
つである。

絶縁膜２０等が不良であると、議出し、他のセルへの書
込み、周囲温度変化等によりフローティングゲート電極
上の電子が散逸し、または該ゲート電極へ電子が周囲か
ら自然に流入し、Ｖｔｈを変化させてしまう。このＶ比
変化が許容限界を越えるものであれば当該ＥＰＲＯＭセ
ルは不良であり、か）る不良セルを持つメモリ全体もそ
のま）では当然不良である。閥値Ｖｔｈの変化が許容範
囲内か否かは各セルにつきＶ比の変化を測定してみれば
よい。

しかしセル数が大になって、例えば６４ＫＥＰＲＯＭ，
２５舷ＥＰＲＯＭのようにメモリセルが６万４千個、２
５万６千個となると、Ｖｔ級ｑ定を各セル毎に順次行な
っていたのでは最大な試験時間が必要になる。本発明は
か）る点を改善すべくなされたもので、特徴とする所は
複数のワード線とビット線を有し、該ワード線とビット
線の交差部に設けられたメモリセルが該ワード線に接続
されたコントロールゲートと電荷を蓄積するフローティ
ング領域を具備するセルトランジス夕を有し、通常動作
用の第１の高電位電源端と、書込み電圧印加用の第２の
高電位電源端とを有する半導体記憶装置において、該装
置を議出し又はプログラム状態にする第１の議出し・プ
ログラム制御信号ＢＳＥ，端と、セルトランジス夕の闇
値議取り試験時に入力される関値議取り制御信号＜Ｆ覇
の＞端と、該第１の読出し・プログラム制御信号に応じ
て議出しレベル又はプログラムレベルになり且つ該閥値
議取り制御信号により該第１の議出し、プログラム制御
信号に係わらずプログラムレベルになる第２の読出し・
プログラム制御信号ＢＳＥ２端と、該第２の高電位電源
端Ｖｐｐと該ワード線の間に設けられた接続回路Ｑ２７
と、該第２の謙出し・プログラム制御信号ＢＳＥ２にて
該第２の高電位電源端に導通されそれと同等レベルにな
りプログラム時及び閥値読取り時に該接続回路を導運せ
しめる接続信号端ＰＧＭとを有し、該閥値論取り試験時
に、前記第２の議出し・プログラム制御信号及び接続信
号にて該ワード線が該第２の高電位電源端に接続され、
該第１の論出し・プログラム制御信号により他の回路が
議出し状態にされ、且つ該第１の高電位電源端に通常動
作電圧を印加し、該第２の高電位電源端への電位を変化
させるようにして前記闇値論取り試験を行なうようにし
てなることにある。以下図面を参照しながらこれを説明
する。第２図はＥＰＲＯＭの概要を示し、Ｗｏ，Ｗ・・
・・・・・はワード（ロー）線、＆，Ｂｏ・・・…はビ
ット（コラム）線、Ｑｏ，Ｑ．・…・・はコラム選択ト
ランジスタ、ＳＡはセンスアンプ、ＲＤはローデコーダ
、ＣＤはコラムデコーダ、Ａ〇，Ａ．・・・・・・公，
Ａ６…・・・はアドレスビットである。ＣＯＯ，ＣＯ．
・・・…は第１図に示したＥＰＲＯＭセルで、ワード線
とビット線の各交点に接続される。メモリセル１個ずつ
選択してＶｔｈを測定する従来方式ではローデコーダＲ
Ｄ、コラムデコーダＣＤによりワード線、ビット線の各
１本を選択し、所望セル例えばＣｏｏを選択してＶ比を
測定する。詳しくはトランジスタＱをオンにしてセルＣ
ＯＯをセンスアンプＳＡへ援談し、電源電圧を変化させ
てワード線Ｗ。の電位をＬ（ロー）例えば零しベルより
次第に日（ハィ）レベルにして行く。最初はセルＣＯＯ
はオフであるからビット線＆に電流が流れず、ワード線
電位が次第に増大してやがてある値になるとセルＣＯＯ
はオンになり、ビット線８に電流が流れる。センスアン
プＳＡはこの電流を検知し、この電流検知がなされたと
きのワード線Ｗｏの電位すなわちこの時の電源電圧がセ
ルＣＯＯのＶｔｈになる。しかし、このようにセル１つ
ずつにつきＶｔｈ測定を行なったのでは測定に長時間を
要するから、本発明では全ビットを同時に選択し、ワー
ド線単位で、またはワード線も全線を同時選択して全セ
ルに対してＶｔｈ測定を同時に行なう。

この場合も１つ又は全部のワード線電位をＬから日へ次
第に高めて行き、オンのセルが生じたときのワード線電
位を求めてそれを最小Ｖｔｈとするという方法をとる。
勿論Ｖｔｈ測定をワード線毎に行なう場合は、各ワード
線毎のＶｔｈ最小のセルの該Ｖｔｈが求まり、全セル同
時に測定する場合は全セル中最小Ｖ山セルの該Ｖｔｈが
求まる。メモリの良，不良テストには後者の方法で充分
であるが、冗長ビットを用意していて不良セルは冗長セ
ルに置換する方式をとる場合は前者のワード線毎等が好
ましく、不良ワード線（単位のセル群）が発見されたら
それを冗長ワード線で置換してしまえばよい。このＶｔ
ｈ預り定を行なうとき、予め全セルを消去した場合は当
然、消去状態でのＶｔｈ最小セルの該Ｖｔｈを測定する
ことができる。“０”を書込んだ状態で、またはその後
で紫外線照射、高温処理、常温放置等した場合はそれぞ
れのケースにおけるＶ仇最小セルの該Ｖｍを求めること
ができる。どのような状態で行なうかは、目的に応じて
選択する。第３図はワード線選択制御回路の例を示す。

ＤＥＣはワード線Ｗｊ（ｉ＝０，１，２・…・・・・・
）に対するデコーダ部で、トランジスタＱ，．，Ｑ，２
………Ｑ，６等で構成される。ＢＵＦはバッファであり
、トランジスタＱ２ｏ〜Ｑ２５からなる。トランジスタ
に付した・印は、当該トランジスタがディプリーション
型であることを示す。角，ａ６，……・・・はワード線
選択用のアドレスビットで、雀はその最小位ビットで図
示しない他のデコーダ部にも同様にａ５，ａ５として与
えられる基準信号である。ワード線が４本でアドレスビ
ットは２である場合はトランジスタＱ，３，Ｑ，４，Ｑ
伍のみでよくてＱ，６は不要であるが、ワード線数、従
ってアドレスビット数が多くなるにつれてトランジスタ
Ｑ，６，Ｑ，７・・・・・・・・・（Ｑ，７以降は図示
しないがＱ，５と並列）が追加される。トランジスタＱ
，３，Ｑ，４，Ｑ，５に対してアドレスビットも，ａ５
，ａ６を図示の如く印加するとａ５＝１，熱＝０のとき
Ｑ，３オン、Ｑ，４オフ、Ｑ，５オフで出力端Ｐ，が日
になり、バッファ１２のトランジスタＱ２。がオンにな
る。バツフア１２のＰＤはパワーダウン（低消費電力
化）信号であってアクティブ時は日であるからＱ２，は
オン、従って点Ｐ３はＱ２，，Ｑ２ｏのタｍ比によって
定まるＬレベルをとり、Ｑ２３，Ｑ２５はオフ、出力端
Ｐ２はトランジスタＱ凶によりＶｃｃに上昇し、こうし
てワード線Ｗｊが選択される。魚＝１，父＝０以外では
点Ｐ，はＬレベル、従ってＱ２。はオフ、Ｑ側Ｑ２５
はオン、出力端花２はＬになり、ワード線Ｗｉは選択さ
れない。またデコーダ部１０の他の出力端Ｐ４は図示し
ない他のバッファに与えられ他のワード線を選択する。
第４図はデコーダ部ＤＥＣに与えるアドレス信号ａ５，
ａ５等を外部からの信号ＡＤ５により形成するアドレス
バッファ回路である。

これは従来例も本願もほぼ同機の形成である。トランジ
スタＱ５，〜Ｑ５よりなり、アクティブ時はＰＤは日で
あるためＱ３はオンで、あとはＡＤ５の日及びＬに応じ
ても，もがＬ，日及び日，Ｌになる。なおビット線を選
択する場合もワード線の場合とほぼ同様の回路で行なわ
れ基準信号にはａｏ，ａｏが通常利用される。

セル記憶情報の議出しに際しては信号ＢＳＥが日、従っ
てトランジスタＱ斑はオン、信号ＰＣＭはＬ従ってトラ
ンジスタＱ２７はオフであり、上記の出力端Ｐ２の出力
レベルＶｃｃがワード線Ｗｉに加わる。

プログラム時（セルへのデータ書込み時）にはＢＳＥを
Ｌ、ＰＧＭを日にし、Ｖｃｃより高に電圧Ｖｐｐをトラ
ンジスタＱ２７、抵抗として働ら〈トランジスタＱ２８
を通してワード線Ｗｉに加え、書込みを行なう。その際
ワード線Ｗｉが選択状態であれば、Ｑ篤はオフで出力端
Ｐ２が日、ＢＳＥがＬであるためＱ２６もオフとなりワ
ード線ＷｉはＶｐｐレベルになるが、一方非選択状態の
場合は、Ｑ舞がオンでＰ２はＬであるため、ＢＳＥ：Ｌ
にもかかわらずデプレッシヨントランジスタＱ２６はオ
ンし、ＷｉはＶｐｐ−Ｖｓｓ間をＱ２７，Ｑ滋及びＱ２
６，Ｑ２５のインピーダンスで分割したレベルすなわち
Ｌレベルとなる。つまり選択されたワード線Ｗｉのみが
Ｖｐｐという高い書き込み用の電圧になるわけである。
この点は従来例も同様である。Ｖｔ級山定については従
来方式は、読取り時と同様にしてワード線を選択しかつ
Ｖｃｃを変化させる。ワード線も１本のみ選択し、従っ
て選択セルは１つである。これに対して本発明方式では
ビット線及びワード線を全線同時選択し、そしてＢＳＥ
＝Ｌ，ＰＧＭ＝日にしかつ電圧Ｖｐｐを変化させる。こ
のようにすればＶｔｈの測定が速やかに行なわれると共
に、メモリ全体の電源となる電圧Ｖｃｃには変化がない
から、周辺回路の動作が変化せず、Ｖｔｈの測定が正確
に行なえる。そこでワード線及び又はビット線の同時選
択を行なうために、本実施例ではパワーダウン信号ＰＤ
を利用している。

本来パワーダウン信号ＰＤはメモリの低消費電力化を狙
って設けられたもので、メモリ休止時などには該信号を
ＬにするとＱ２，オフ、従ってＱ斑，Ｑ２５もオフと
なってバッファ回路ＢＵＦには電流が流れず、低消費電
力化が図れる。ところがＰＤを何らかの方法で強制的に
Ｌにするようにすれば、第４図のアドレスバッファでは
鶴，角が強制的に共にＬとなり、ａ５，ａ５を基準信号
としているワード線選択制御回路（第３図）の端子Ｐ，
，Ｐ４が日になり、Ｐ３＝ＬでＱ２５オフとなりＰ２は
日、つまり選択となる。そこで本実施例では上訂ＰＤを
強制的にＬにする手段として第５図の如きＰＤ発生回路
を設けた。

このＰＤ発生回路はトランジスタＱ６７〜Ｑ７３よりな
り、Ｑ７ｏには従釆の信号ＰＤを印加し、そして基準信
号も，鷺を発生するための外部からの信号ＡＤ５が印加
されるトランジスタＱ８のＶｔｈを高くし、Ｖｃｃ程度
ではオンしないようにしておく。そして出力信号ＰＤ２
を従来の信号ＰＤの代り‘こ印加するようにする。すな
わち動作を説明すると、通常のアクティブ時ではトラン
ジスタＱ８は常にオフとなり、ＰＤとＰＤ２とは常に等
しく従来と何ら変わりなくメモリは動作するが、試験時
の全線選択時にはＡＤ５のレベルをＶｃｃよりさらに高
いレベルにすることによりＰＤに係りなくＰＤ２を強制
的にＬにする。

その結果２５，ａ５（ビット線の場合はａｏ，ａｏでそ
の場合はＡＤＯが高いレベル）がＬ，Ｌとなり全線選択
が実現される。以上の様にして試験時に全選択を強制的
に行なわしめると共に、第６図に示すＰＧＭ，斑Ｅの発
生回路により、強制的にＶｔ級山定モードを可能ならし
めている。

この回路はトランジスタＱ３ｏ〜Ｑ４等からなり、入力
端ＰＧＭはＥＰＲＯＭチップの端子ピンである。

入力トランジスタＱ３，の閥値は高く、Ｖｔｈ程度の電
圧ではオンにならない。従って入力端ＰＧＭの電位が零
または電源電圧Ｖｃｃが印加されたとしてもトランジス
タＱ３．はオフ、そしてＱのがオフならＱ３３はオン、
Ｑ３５はオフ、Ｑ８はオンである。トランジスタＱ７の
入力信号ＢＳＥ，は読取り時に日、プログラム時にＬと
なる信号であり、そして今は議取り時でＢＳＥ，＝日と
すれば、Ｑのはオン、従ってＱ側Ｑ碑はオフ、出力信
号ＢＳＥ２は日、Ｑ４はオン、出力信号ＰＧＭはしとな
る。信号既Ｅ，がＬならＱ側Ｑ俊がオン、信号ＢＳＥ２
はＬ、Ｑ４はオフ、信号ＰＣＭは日（＝Ｖｐｐ）となる
。前者は読取りモード、後者はプログラムモードを指定
し、こ）までの動作ではＢＳＥ，＝ＢＳＥ２であり、Ｐ
ＣＭも従来の場合と同じ変化をして第４図の回路は無い
のと同じである。しかしながら入力端ＰＧＭに高い電圧
を印加すると本回路はその特徴を発揮する。即ちこのと
きトランジスタＱ，はオン、従ってＱ３はオフ、Ｑ５は
オン、Ｑ斑はオフとなり、ＢＳＥ，の如何にか）わらず
Ｑ鮒，Ｑ４２はオン、信号斑Ｅ２はＬ、Ｑ４４はオフ
、信号ＰＣＭは日となる。これはＶｔ級也定モードを指
定し、Ｖｐｐによりワード線に漸増する電圧を加えてメ
モリセルのＶｔ級り定を可能にする（通常ＥＰＲＯＭに
は、このＶｐｐを検出する回路があり、議出し状態、プ
ログラム状態の動作を選んでいる。Ｖｐｐを読出し状態
程度にしておくとＶｔ級山定モード‘こなる）。第３図
の信号ＢＳＥ，ＰＧＭに、従来方式では第４図の母Ｅ，
，ＰＧＭを使用していたが、本発明方式では斑Ｅ２，Ｐ
ＣＭを使用し、前述の如き読取り、プログラム、Ｖ仇測
定各モードを可能にする。以上説明した点について各制
御信号の各状態に対応した表を以下に示す。風繭ＢＳ
Ｅ肌読出し時日日Ｌブｏグラム時ＬＬ日Ｗ
押）Ｖｔｈ測定時日日Ｈ／ＬＬ
ＨＭｐｐ）またメモリの全体図を第７図に示す。

以上より明らかな様に、通常動作時は斑Ｅ，信号により
メモリは読出し状態又はプログラム状態となり、ＢＳＥ
，と同じ信号となるＢＳＥ２信号によりＰＧＭ信号及び
トランジスタＱ幻を介してワード線ＷｉがＶｐｐ端に接
続されてプログラム状態、分離されて議出し状態になる
。

そしてＶｔ級Ｕ定時においては、入力端く冨岡〉に高い
レベル（ＨＨレベル）が印加され、ＢＳＥ，が議出しレ
ベルにあるにもかかわらず強制的に斑Ｅ２信号がプｏグ
ラムレベル（Ｌ）となりワード線がＶｐｐ端に接続され
るのである。すなわち、ワード線ＷｉとＶｐｐ及びアド
レスバッファとの関係のみがプログラム状態になり、他
の部分はＢＳＥ，により読出し状態になるのである。ま
た接続回路Ｑ２７の開閉信号ＰＯＭは、もともとある内
部信号茂Ｅ２によりＶｐｐと同等レベルになることで、
従来の回路に何ら特別の外部端子を設けることなくワー
ド線をＶｐｐ端に接続することができる。そして本発明
ではメモリが本来備えている読出し・プログラム制御信
号ＢＳＥ，のうちワード線部分への制御信号をＢＳＥ２
として分離し、Ｖｐｐ制御信号にてその信号ＢＳＥ２の
みをプログラムレベルにすることでＶｐｐ試験を可能に
している。

よって従来回路に若干の付加回路を加えるのみで実現で
きるのである。以上まとめると、Ｖｔ級ｕ定は、通常の
読出し状態とほぼ同様で、単に入力端ＰＧＭにＶｃｃよ
りもはるかに高いレベル（ＨＨレベル）にすることによ
り強制的にワード線をＶｐｐ電源に接続せしめ、Ｖｐｐ
電源を変化させることにより行なわれる。

そして外部から印加されるアドレス信号ＡＤ５をＨＨレ
ベルにすることにより、強制的に全ワード選択、さらに
ＡＤＯをＨＨレベルにすることにより強制的に全ビット
選択が行なえる。従ってＰＧＭ＝ＨＨ，ＡＤ５＝ＨＨ，
ＡＤＯ＝ＨＨにすれば全セルについて同時にＶｔｈの論
出しが行なえ、メモリ全体で最もＶｔｈの低いセルのＶ
ｔｈを測定することができる。またＰＧＭ＝ＨＨ，ＡＤ
５＝ＨＨにすればビット線は全選択でなくなり、アドレ
ス信号ＡＤＯ〜ＡＤ４により決まる特定ビット線の全セ
ルのＶｔｈの測定をすることができる。さらにＰＣＭ＝
ＨＨ，ＡＤＯ＝ＨＨにすれば特定ワード線の全セルのＶ
ｔｈの測定を行なうことができる。以上説明したように
本発明によればＥＰＲＯＭのＶ仇チェックを全セル同時
又はワード線あるいはビット線単位で行ない、試験時間
を短縮することができる。

また測定電圧にはメモリ電源ではなくプログラム用電圧
を用いるのでメモリの他の回路に悪影響を与えることな
く正確にＶｔｈを測定することができる。

【図面の簡単な説明】

第１図はＥＰＲＯＭセルの説明図、第２図はＥＰＲＯＭ
の概要説明図、第３図〜第６図本発明の実施例を示し、
第３図はワード線選択制御回路、第４図はアドレスデコ
ーダ回路、第５図および第６図は上記回路で使用する信
号の発生回路、第７図はメモリ全体の要部ブロック図を
示す。図面でＷｉ（ｉ＝０，１，２・・・・・・・・・）はワ
ード線、Ｂｊはビット線、ＣＯＯ，ＣＯ．・・・・・・
・・・はＥＰＲＯＭセル、Ｑ３，〜Ｑ４４は高電圧印加
で動作する回路のトランジスタ、Ｑ２６，Ｑ２７はワー
ド線へ可変高電圧を印加する回路のトランジスタである
。第１図第２図第３図第４図第５図第６図第７図

Claims

【特許請求の範囲】

１複数のワード線とビツト線を有し、該ワード線とビ
ツト線の交差部に設けられたメモリセルが該ワード線に
接続されたコントロールゲートと電荷を蓄積するフロー
テイング領域を具備するセルトランジスタを有し、通常
動作用の第１の高電位電源端と、書込み電圧印加用の第
２の高電位電源端とを有する半導体記憶装置において、
該装置を読出し又はプログラム状態にする第１の読出し
・プログラム制御信号ＢＳＥ＿１端と、セルトランジス
タの閾値読取り試験時に入力される閾値読取り制御信号
■端と、該第１の読出し・プログラム制御信号に応じて
読出しレベル又はプログラムレベルになり且つ該閾値読
取り制御信号により該第１の読出し・プログラム制御信
号に係わらずプログラムレベルになる第２の読出し・プ
ログラム制御信号ＢＳＥ＿２端と、該第２の高電位電源
端Ｖｐｐと該ワード線の間に設けられた接続回路Ｑ＿２
＿７と、該第２の読出し・プログラム制御信号ＢＳＥ＿
２にて該第２の高電位電源端に導通されそれと同等レベ
ルになりプログラム時及び閾値読取り時に該接続回路を
導通せしめる接続信号端ＰＧＭとを有し、該閾値読取り
試験時に、前記第２の読出し・プログラム制御信号及び
接続信号にて該ワード線が該第２の高電位電源端に接続
され、該第１の読出し・プログラム制御信号により他の
回路が読出し状態にされ、且つ該第１の高電位電源端に
通常動作電圧を印加し、該第２の高電位電源端への電位
を変化させるようにして前記閾値読取り試験を行なうよ
うにしてなることを特徴とする半導体記憶装置。