JPS6036612B2 - 並列双方向シフタ - Google Patents
並列双方向シフタInfo
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- JPS6036612B2 JPS6036612B2 JP53065886A JP6588678A JPS6036612B2 JP S6036612 B2 JPS6036612 B2 JP S6036612B2 JP 53065886 A JP53065886 A JP 53065886A JP 6588678 A JP6588678 A JP 6588678A JP S6036612 B2 JPS6036612 B2 JP S6036612B2
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- shift
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- word
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/01—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising
- G06F5/015—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising having at least two separately controlled shifting levels, e.g. using shifting matrices
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Shift Register Type Memory (AREA)
- Executing Machine-Instructions (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Communication Control (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【発明の詳細な説明】
本発明はデータ処理装置に関し、より詳細には２進ワー
ドの双方向のシフト及びデータ処理のための回路に関す
る。
ドの双方向のシフト及びデータ処理のための回路に関す
る。
２進ワードのビットの相対的位置をシフトする手段を具
備することはデータ処理装置では周知である。
備することはデータ処理装置では周知である。
後の処理のために２進ワードの第２部分を分離するよう
にその第１部分をマスクする回路手段を具備することも
周知である。バイト−バィーバィト（ツに−ｂｙ−ｂｙ
ｔｅ）・プロセッサの場合には、あるメモリから他のメ
モリに転送される時のビットの相対的な位置を再配置す
るための１対のメモリ・シフト回路及び論理回路を使用
することによりシフト機能を提供することは周知である
。
にその第１部分をマスクする回路手段を具備することも
周知である。バイト−バィーバィト（ツに−ｂｙ−ｂｙ
ｔｅ）・プロセッサの場合には、あるメモリから他のメ
モリに転送される時のビットの相対的な位置を再配置す
るための１対のメモリ・シフト回路及び論理回路を使用
することによりシフト機能を提供することは周知である
。
このような回路は、Ｊ．Ｃ．Ｍｏｒａｎに発行された米
国特許第３９９６５６６号に説明されている。完全な２
進ワードで動作するプロセッサの場合には、複数のレベ
ルでデータをシフトするシフト回路終によりシフト機能
を果すことも周知である。
国特許第３９９６５６６号に説明されている。完全な２
進ワードで動作するプロセッサの場合には、複数のレベ
ルでデータをシフトするシフト回路終によりシフト機能
を果すことも周知である。
例えば、このような回路は１９７１年６月２７日にＪ．
Ｓ．ＢｕｃｈａｎとＦ．Ｐ．Ｔｕｒｐｉｎに発行され更
に本出願人に譲渡された米国特許第３５９６２５１号に
説明されている。この特許は、夫々が左シフト論理ユニ
ット、非シフト論理ユニット及び右シフト論理ユニット
を含む複数のレベルを有する論理シフト装置を説明して
いる。これらのユニットは、Ｎビットから成る入力２進
ワードがＮ−１位置まで左或いは右にシフト可能なよう
に論理的に相互接続されている。シフトの間、シフトす
べき２進ワードは各レベルで論理ユニットの１つを伝搬
することが可能であり、更にシフト動作に要する時間は
シフトの大きさにかかわらず一定である。その装置は２
進ワ−ドのビットの相対的な位置のシフトという意図す
る目的に対しては非常に適することがわかっているが、
他の論理機能を行なうにはあまり適しない。今までの技
術の回路より優れた利点を有する並列双方向シフト装置
とデータ処理装置を提供することが本発明の目的である
。
Ｓ．ＢｕｃｈａｎとＦ．Ｐ．Ｔｕｒｐｉｎに発行され更
に本出願人に譲渡された米国特許第３５９６２５１号に
説明されている。この特許は、夫々が左シフト論理ユニ
ット、非シフト論理ユニット及び右シフト論理ユニット
を含む複数のレベルを有する論理シフト装置を説明して
いる。これらのユニットは、Ｎビットから成る入力２進
ワードがＮ−１位置まで左或いは右にシフト可能なよう
に論理的に相互接続されている。シフトの間、シフトす
べき２進ワードは各レベルで論理ユニットの１つを伝搬
することが可能であり、更にシフト動作に要する時間は
シフトの大きさにかかわらず一定である。その装置は２
進ワ−ドのビットの相対的な位置のシフトという意図す
る目的に対しては非常に適することがわかっているが、
他の論理機能を行なうにはあまり適しない。今までの技
術の回路より優れた利点を有する並列双方向シフト装置
とデータ処理装置を提供することが本発明の目的である
。
フィールドを右へ配置するように入力２進ワード内のデ
ータのフイ−ルドを効果的に分離するために回路が使用
されるということが本発明の特徴である；即ち、出力２
進ワードは、ワードの最下位位置に配置された分離ビッ
トのみを含む。オフ・ザ・シヱルフ・ベース（ｏＨ−ｔ
ｈｅ−ｓｈｅｌｆｂａｓｉｓ）で市販されている最小の
構成要素及び最小の型を用いて実現されるということも
本発明の回路の特徴である。更に、回路のいかなる機能
も最小実時間で完了され、いかなる動作を完了するため
に要する時間も一定であるということも本発明の特徴で
ある。本発明に従えば、Ｎビットの２進ワードを左或い
は右へＮ−１位置までの数シフトさせるための回路が提
供される。
ータのフイ−ルドを効果的に分離するために回路が使用
されるということが本発明の特徴である；即ち、出力２
進ワードは、ワードの最下位位置に配置された分離ビッ
トのみを含む。オフ・ザ・シヱルフ・ベース（ｏＨ−ｔ
ｈｅ−ｓｈｅｌｆｂａｓｉｓ）で市販されている最小の
構成要素及び最小の型を用いて実現されるということも
本発明の回路の特徴である。更に、回路のいかなる機能
も最小実時間で完了され、いかなる動作を完了するため
に要する時間も一定であるということも本発明の特徴で
ある。本発明に従えば、Ｎビットの２進ワードを左或い
は右へＮ−１位置までの数シフトさせるための回路が提
供される。
シフト回路網は、入力２進ワードを所定数の位置所定の
方向にシフトするために使用される。アキュムレータ・
レジスタはシフト回路の出力に現われる２進ワードの鏡
像を記憶するために、シフト回路に論理的に接続されて
いる。
方向にシフトするために使用される。アキュムレータ・
レジスタはシフト回路の出力に現われる２進ワードの鏡
像を記憶するために、シフト回路に論理的に接続されて
いる。
プロセッサの制御下のシフト制御回路によりシフト回路
の適当な位置は所望のシフト量を得ることができ、入力
２進ワードはどの動作に対してもシフト回路網とアキュ
ムレータ・レジスタ内を２度循環される。第２の命令が
第１の命令から生じる鏡像データで実行される２つのマ
イクロ命令を用いるシフト機能を回路が果すので、デー
タ・フィールド分離（マスク）機能は同じ回路を用いて
最小の実時間で効率的に実施される。
の適当な位置は所望のシフト量を得ることができ、入力
２進ワードはどの動作に対してもシフト回路網とアキュ
ムレータ・レジスタ内を２度循環される。第２の命令が
第１の命令から生じる鏡像データで実行される２つのマ
イクロ命令を用いるシフト機能を回路が果すので、デー
タ・フィールド分離（マスク）機能は同じ回路を用いて
最小の実時間で効率的に実施される。
本発明の次の具体例は、１６ビット０−１５を有する２
進ワードで動作するようになっている回路である。
進ワードで動作するようになっている回路である。
本発明を用いる双方向シフト及びデータ処理回路がいか
なる長さの２進ワードでも動作するように構成されても
よいことを理解されたい。第１図は、ＳＨ−１又はＳＨ
−０，ＳＨ−２又はＳＨ−０，ＳＨ−４又はＳＨ−０，
ＳＨ−８又はＳＨ−０で示される４レベルを有するシフ
ト回路網２０である。これらは以下に述べるように論理
的に接続されており、各レベルは入力データ・ワードを
所定数の位置或いは雫位置だけシフトするようになって
いる。シフト制御回路２１はクロツク信号に応答し、更
にシフト回路網２０の対応するレベルに対して駆動信号
２０，２１，２２，２３を提供するためのマイクロプロ
セッサ・データ・レジスタ（図示されていない）からの
４ビット・データ・フィールドにも応答する。アキュム
レータ・レジスタ２２は、入力データ・バスからの或い
はシフト回路網２０からのデータを受けるためのセレク
ト・ゲーム入力を有する。アキユムレータ・レジスタ２
２はマイクロプロセッサからのセレクト制御信号とクロ
ック信号により制御される。レジスタ２２がシフト回路
網２０の出力に現われる２進ワードの鏡像を記憶するよ
うに、シフト回路網２０の並列出力リード０−１５はし
ジスタ２２の１６の入力１５−川こ交差接続されている
。レジスタ２２からの出力は、装置に対する出力デー夕
・バスとして且つレジスタ２２からシフト回路網２０の
入力へ戻る出力デ−夕を供給するための循環バスとして
機能を果すバス２３に接続されている。第２図は、第１
図の回路の簡略図である。
なる長さの２進ワードでも動作するように構成されても
よいことを理解されたい。第１図は、ＳＨ−１又はＳＨ
−０，ＳＨ−２又はＳＨ−０，ＳＨ−４又はＳＨ−０，
ＳＨ−８又はＳＨ−０で示される４レベルを有するシフ
ト回路網２０である。これらは以下に述べるように論理
的に接続されており、各レベルは入力データ・ワードを
所定数の位置或いは雫位置だけシフトするようになって
いる。シフト制御回路２１はクロツク信号に応答し、更
にシフト回路網２０の対応するレベルに対して駆動信号
２０，２１，２２，２３を提供するためのマイクロプロ
セッサ・データ・レジスタ（図示されていない）からの
４ビット・データ・フィールドにも応答する。アキュム
レータ・レジスタ２２は、入力データ・バスからの或い
はシフト回路網２０からのデータを受けるためのセレク
ト・ゲーム入力を有する。アキユムレータ・レジスタ２
２はマイクロプロセッサからのセレクト制御信号とクロ
ック信号により制御される。レジスタ２２がシフト回路
網２０の出力に現われる２進ワードの鏡像を記憶するよ
うに、シフト回路網２０の並列出力リード０−１５はし
ジスタ２２の１６の入力１５−川こ交差接続されている
。レジスタ２２からの出力は、装置に対する出力デー夕
・バスとして且つレジスタ２２からシフト回路網２０の
入力へ戻る出力デ−夕を供給するための循環バスとして
機能を果すバス２３に接続されている。第２図は、第１
図の回路の簡略図である。
回路網２０のシフト・ゲートの４レベルに対応する４つ
の駆動信号ＳＩ，Ｓ２，Ｓ４及びＳ８を提供するための
クロック信号により制御されるだけなので、シフト制御
回路２１は第１図より詳細には図示されない。回路網２
０の各シフト・レベルは１６のゲートＡＯ−Ａ１５，Ｂ
Ｏ−Ｂ１５，ＣＯ−Ｃ１５及びＤＯ−０１５から成る。
の駆動信号ＳＩ，Ｓ２，Ｓ４及びＳ８を提供するための
クロック信号により制御されるだけなので、シフト制御
回路２１は第１図より詳細には図示されない。回路網２
０の各シフト・レベルは１６のゲートＡＯ−Ａ１５，Ｂ
Ｏ−Ｂ１５，ＣＯ−Ｃ１５及びＤＯ−０１５から成る。
これらの各ゲートは一方が制御信号Ｓ１，Ｓ２，Ｓ４，
Ｓ８により選択される１対の入力を有する。第３図は、
その動作を示す真理値表が付加されているゲートを示し
ている。セレクト・リード即ち駆動リードが駆動されて
いない場合、ゲートＧは入力リードのデータを出力リー
ドＣに出力させ、セレクト・リードが駆動される場合、
ゲートＧは入力Ｂのデータを出力リードＣに出力される
。この型のゲートはオフーザーシェルフ構成要素として
市販されており、２入力データ・セレクト・ゲートとし
て周知である。シフト回路網の各レベルでのゲートは、
２進ワードを所定数の位置だけ左へシフトするため、前
のレベルのゲートに論理的に接続されている。例えば、
第１レベルのＡＯ−ＡＩ５の各ゲートはバス２３の２つ
のＩＪ一ド‘こ接続されている。リードＳＩが駆動され
ていなければ、ゲートＡＯ−ＡＩ６は、バス２３に現わ
れるデータ・ワードをゲートＡＯ−ＡＩ５の出力させる
以外にデータ・ワー日こは影響を与えない；しかしリー
ドＳＩが駆動されているならば、ゲートＡＯ−ＡＩ５は
バス２３に現われるデータを効率的に１位置左へシフト
させる。同様に第２レベルのゲートＢＯ−Ｂ１５は第１
レベルゲートＡＯ−ＡＩ５の出力に現われるデータをシ
フトしないように（リードＳ２は非駆動）或いは２位置
左へシフトするように（リードＳ２が駆動）なっている
。第３レベル及び第４レベルのゲートもシフトしないよ
うに或いは夫々左へ４位置及び８位置シフトするように
なっている。従って、Ｎビットを有する２進ワードをシ
フト回路網２０の４レベルを通して転送させることによ
り、更にそのレベルを選択して駆動させることにより、
シフト回路網の出力に現われる２進ワードはＮ−１まで
の任意の位置の左シフトを表している。アキュムレータ
・レジスタ２２は、夫々が前記の型の２入力セレクト・
ゲートを有する１６のフリップＲＯ−Ｒ１５から構成さ
れている。
Ｓ８により選択される１対の入力を有する。第３図は、
その動作を示す真理値表が付加されているゲートを示し
ている。セレクト・リード即ち駆動リードが駆動されて
いない場合、ゲートＧは入力リードのデータを出力リー
ドＣに出力させ、セレクト・リードが駆動される場合、
ゲートＧは入力Ｂのデータを出力リードＣに出力される
。この型のゲートはオフーザーシェルフ構成要素として
市販されており、２入力データ・セレクト・ゲートとし
て周知である。シフト回路網の各レベルでのゲートは、
２進ワードを所定数の位置だけ左へシフトするため、前
のレベルのゲートに論理的に接続されている。例えば、
第１レベルのＡＯ−ＡＩ５の各ゲートはバス２３の２つ
のＩＪ一ド‘こ接続されている。リードＳＩが駆動され
ていなければ、ゲートＡＯ−ＡＩ６は、バス２３に現わ
れるデータ・ワードをゲートＡＯ−ＡＩ５の出力させる
以外にデータ・ワー日こは影響を与えない；しかしリー
ドＳＩが駆動されているならば、ゲートＡＯ−ＡＩ５は
バス２３に現われるデータを効率的に１位置左へシフト
させる。同様に第２レベルのゲートＢＯ−Ｂ１５は第１
レベルゲートＡＯ−ＡＩ５の出力に現われるデータをシ
フトしないように（リードＳ２は非駆動）或いは２位置
左へシフトするように（リードＳ２が駆動）なっている
。第３レベル及び第４レベルのゲートもシフトしないよ
うに或いは夫々左へ４位置及び８位置シフトするように
なっている。従って、Ｎビットを有する２進ワードをシ
フト回路網２０の４レベルを通して転送させることによ
り、更にそのレベルを選択して駆動させることにより、
シフト回路網の出力に現われる２進ワードはＮ−１まで
の任意の位置の左シフトを表している。アキュムレータ
・レジスタ２２は、夫々が前記の型の２入力セレクト・
ゲートを有する１６のフリップＲＯ−Ｒ１５から構成さ
れている。
これらの素子はオフーザーシェルフ構成要素として市販
されている。素子ＲＯ−Ｒ１５に対する入力の第１の組
は入力データ・バスのリード‘こ夫々接続されている。
そのバスに現われる２進データ・ワードはクロック信号
に応じて且つセレクト・ロードを駆動することによりレ
ジスタ２２に記憶される。この信号は通常システムのマ
イクロプロセッサ（図示されていない）で発生される。
レジスタ２２の素子ＲＯ−Ｒ１５に対する入力ＲＯ−Ｒ
１５の第２の絹は、回路網２０の出力ＤＯ−Ｄ１５に交
差接続されている。これらの交差接続は交差する矢印２
４で表されている。効果的に、出力ＤＯが入力Ｒ１５に
、ＤＩがＲ１４に、．Ｄ２がＲ１３に、Ｄ３がＲ１２に
、Ｄ４がＲＩＩに・・・・・・・・・更にＤ１５がＲＯ
‘こ接続されている。従ってレジスタ２２は回路網２０
の出力に現われる２進データ・ワードの鏡像を記憶する
。レジスタ２２の素子ＲＯ−Ｒ１５の出力は、装置のた
めの出力データ・バスとして働き且つレジスタ２２の出
力に現われる２進データ・ワードをシフト回路絹２０の
入力に戻す動きをするバス２３に接続されている。
されている。素子ＲＯ−Ｒ１５に対する入力の第１の組
は入力データ・バスのリード‘こ夫々接続されている。
そのバスに現われる２進データ・ワードはクロック信号
に応じて且つセレクト・ロードを駆動することによりレ
ジスタ２２に記憶される。この信号は通常システムのマ
イクロプロセッサ（図示されていない）で発生される。
レジスタ２２の素子ＲＯ−Ｒ１５に対する入力ＲＯ−Ｒ
１５の第２の絹は、回路網２０の出力ＤＯ−Ｄ１５に交
差接続されている。これらの交差接続は交差する矢印２
４で表されている。効果的に、出力ＤＯが入力Ｒ１５に
、ＤＩがＲ１４に、．Ｄ２がＲ１３に、Ｄ３がＲ１２に
、Ｄ４がＲＩＩに・・・・・・・・・更にＤ１５がＲＯ
‘こ接続されている。従ってレジスタ２２は回路網２０
の出力に現われる２進データ・ワードの鏡像を記憶する
。レジスタ２２の素子ＲＯ−Ｒ１５の出力は、装置のた
めの出力データ・バスとして働き且つレジスタ２２の出
力に現われる２進データ・ワードをシフト回路絹２０の
入力に戻す動きをするバス２３に接続されている。
簡単のために入力データ・バスはしジスタ２２の入力に
接続されているだけであることを理解されたい。
接続されているだけであることを理解されたい。
入力データリゞスも同様にしてシフト回路網２０の入力
に直接接続されている。第４図のタイミング図と第５図
から第７図に図示されている例と用いた以下の動作の説
明から、上記の回路がよりよく理解されるだろう。
に直接接続されている。第４図のタイミング図と第５図
から第７図に図示されている例と用いた以下の動作の説
明から、上記の回路がよりよく理解されるだろう。
シフトすべき２進ワードは、入力データリゞスのりード
０一１５に加えられる。
０一１５に加えられる。
同時にセレクト・リードが駆動され（１レベル）、シフ
ト量データ・フィールドがシフト制御回路２１に送られ
る。次のクロック・パルスが発生すると（ｔ仇第４図）
シフト回路網２０の適当なしベルが駆動され、入力デー
タ・バスの２進データ・ワードはしジスタ２２に記憶さ
れ且つバス２３を経て回路網２０の入力に現われ更に回
路網内を転送される。次のクロック・パルス（ｔ，、第
４図）では、このデー外ましジス夕２２に記載され、セ
レクト制御リードが駆動されない（０レベル）ことを除
いてその動作が繰り返される。第５図から第７図は各種
の機能を果す２進ワードの動作を示す。第５図は、７位
置の左シフトを行なう２進ワードの動作を示す。
ト量データ・フィールドがシフト制御回路２１に送られ
る。次のクロック・パルスが発生すると（ｔ仇第４図）
シフト回路網２０の適当なしベルが駆動され、入力デー
タ・バスの２進データ・ワードはしジスタ２２に記憶さ
れ且つバス２３を経て回路網２０の入力に現われ更に回
路網内を転送される。次のクロック・パルス（ｔ，、第
４図）では、このデー外ましジス夕２２に記載され、セ
レクト制御リードが駆動されない（０レベル）ことを除
いてその動作が繰り返される。第５図から第７図は各種
の機能を果す２進ワードの動作を示す。第５図は、７位
置の左シフトを行なう２進ワードの動作を示す。
装置内の第１のパスの際、２進ワード‘ま左へ７位置シ
フトされる（レベルー，２及び３が駆動）が交差接続２
４のために得られるワードはしジスタ２２の鏡像である
。第２パスの際、シフト回路網が駆動されておらず且つ
交差嬢続２４のために、レジスタ２２は出力データ・バ
スで利用可能な所望の２進データを含んでいる。第６図
は、９位置の右シフトを行なうための２進ワードの動作
を示す。回路網内の第１パスの際９レベルが駆動される
が、交差接続２４のためしジスタ２２の２進ワードは入
力データ・バス２進ワードの鏡像である。回路絹２０内
の第２パスの際、現在レジスタ２２にある２進データ・
ワードは９位置へシフトされ（レベル１と４が駆動）更
に交差接続２４を経てレジスタ２２に再び記憶される。
現在レジスタ２２にある２進データ・ワ−ド‘ま元の２
進データ・ワード‘こ対して右へ９位置シフトしたもの
を表しており、出力データバスで利用可能である。第７
図は、ワード内のデータ・フィールドの分離を行なうた
めの２進データ・ワードの動作を示す。
フトされる（レベルー，２及び３が駆動）が交差接続２
４のために得られるワードはしジスタ２２の鏡像である
。第２パスの際、シフト回路網が駆動されておらず且つ
交差嬢続２４のために、レジスタ２２は出力データ・バ
スで利用可能な所望の２進データを含んでいる。第６図
は、９位置の右シフトを行なうための２進ワードの動作
を示す。回路網内の第１パスの際９レベルが駆動される
が、交差接続２４のためしジスタ２２の２進ワードは入
力データ・バス２進ワードの鏡像である。回路絹２０内
の第２パスの際、現在レジスタ２２にある２進データ・
ワードは９位置へシフトされ（レベル１と４が駆動）更
に交差接続２４を経てレジスタ２２に再び記憶される。
現在レジスタ２２にある２進データ・ワ−ド‘ま元の２
進データ・ワード‘こ対して右へ９位置シフトしたもの
を表しており、出力データバスで利用可能である。第７
図は、ワード内のデータ・フィールドの分離を行なうた
めの２進データ・ワードの動作を示す。
２進ワードのビット３から６を含むデータ・フィールド
を分離すること及びデータ・フィールドをワードの最下
位位置に配置することが望ましい。
を分離すること及びデータ・フィールドをワードの最下
位位置に配置することが望ましい。
回路絹内の第１パスの際、ワードは左へ９位置シフトさ
れ（レベルーと４が駆動）更に交差接続２４のため、レ
ジス夕２２の得られたデータ・ワードは隣接するビット
０，１及び２と共に最下位位置に配置されたデータ・フ
ィールドの鏡像を含んでいる。これらは、再びシフト回
路網を通り左へ１２位置シフトされる（レベル３と４が
駆動）することにより、これらはワードから除去される
。レジスタ２２の得られる２進ワードはワードの最下位
位置に配置された必要なデータ・フィールドを含んでお
り、ワードの残りのビットは０である。概略すれば回路
の動作は以下のように要約される。
れ（レベルーと４が駆動）更に交差接続２４のため、レ
ジス夕２２の得られたデータ・ワードは隣接するビット
０，１及び２と共に最下位位置に配置されたデータ・フ
ィールドの鏡像を含んでいる。これらは、再びシフト回
路網を通り左へ１２位置シフトされる（レベル３と４が
駆動）することにより、これらはワードから除去される
。レジスタ２２の得られる２進ワードはワードの最下位
位置に配置された必要なデータ・フィールドを含んでお
り、ワードの残りのビットは０である。概略すれば回路
の動作は以下のように要約される。
Ｎビットを有する２進ワードのＹビット位置左シフトに
対しては一回路内の第１パスの際２進ワードはＹ位置左
へシフトされ、第２パスの際０位置シフトされる。×ビ
ット位置の右シフトに対しては一回路内の第１パスの際
２進ワードは０位置シフトされ、第２パスの際×位置左
へシフトされる。ワードの最上位位置からＤビット位置
にあるデータ・フィールドＷビット幅を分離且つ正しく
正当化することが所望ならば一回路内の第１パスの際２
進ワードはＤ位置シフトされ、第２バスの際Ｎ−Ｗ位置
シフトされる。上の例で示されるように、左或いは石へ
の各シフト機能及び各データ・フィールド分離機能貝０
ちマスク機能は装置を通る２パスを必要とする。
対しては一回路内の第１パスの際２進ワードはＹ位置左
へシフトされ、第２パスの際０位置シフトされる。×ビ
ット位置の右シフトに対しては一回路内の第１パスの際
２進ワードは０位置シフトされ、第２パスの際×位置左
へシフトされる。ワードの最上位位置からＤビット位置
にあるデータ・フィールドＷビット幅を分離且つ正しく
正当化することが所望ならば一回路内の第１パスの際２
進ワードはＤ位置シフトされ、第２バスの際Ｎ−Ｗ位置
シフトされる。上の例で示されるように、左或いは石へ
の各シフト機能及び各データ・フィールド分離機能貝０
ちマスク機能は装置を通る２パスを必要とする。
これらは、現在の技術では命令ベース毎に約５仇ｓで容
易に動作可能なマイクロプロセッサの２つのマイクロ命
令に相当する。従って本発明は、一定の時間で且つ最小
実時間でその目的の機能のすべてを行なう双方向並列シ
フト及び処理回路を提供する。簡単で経済的であり更に
市販のオフーザーシェルフ構成要素を用いて実現できる
という利点もある。一方向にシフトするために必要なハ
ードウェアのみを必要とするので、これらの利点は部分
的に生じる。上記の本発明の具体例は２進データ・ワー
ドを左へシフトするためのシフト回路網を使用する。
易に動作可能なマイクロプロセッサの２つのマイクロ命
令に相当する。従って本発明は、一定の時間で且つ最小
実時間でその目的の機能のすべてを行なう双方向並列シ
フト及び処理回路を提供する。簡単で経済的であり更に
市販のオフーザーシェルフ構成要素を用いて実現できる
という利点もある。一方向にシフトするために必要なハ
ードウェアのみを必要とするので、これらの利点は部分
的に生じる。上記の本発明の具体例は２進データ・ワー
ドを左へシフトするためのシフト回路網を使用する。
本発明は右シフト回路網を用いるシフト装置にも同様に
して適用できるとが理解できよう。それは単に装置を通
る第１パスと第２パスのシフト機能を反転且つ交換する
だけのことである。例えば、第５図で右シフト回路を用
いて７位置左へシフトすることが所望の場合を考える。
回路網内の第１パスの際、どのレベルも駆動されず（シ
フトなし）従ってレジス夕２２の元のワードの鏡像であ
る。第２パスの際、レジスタ２２のワードは７位置右へ
シフトされ更に交差接続２４により鏡像がとられる。そ
の結果レジスタ２２のワードは、元のワード‘こ対して
７位置左へシフトされていることになる。勿論、右シフ
ト回路網が用いられるならば、マスク機能は左調整され
ている分離したフイールドのビットとなる；即ちフイー
ルドはアキュムレータ・レジス夕のワードの最上位位置
を占める。
して適用できるとが理解できよう。それは単に装置を通
る第１パスと第２パスのシフト機能を反転且つ交換する
だけのことである。例えば、第５図で右シフト回路を用
いて７位置左へシフトすることが所望の場合を考える。
回路網内の第１パスの際、どのレベルも駆動されず（シ
フトなし）従ってレジス夕２２の元のワードの鏡像であ
る。第２パスの際、レジスタ２２のワードは７位置右へ
シフトされ更に交差接続２４により鏡像がとられる。そ
の結果レジスタ２２のワードは、元のワード‘こ対して
７位置左へシフトされていることになる。勿論、右シフ
ト回路網が用いられるならば、マスク機能は左調整され
ている分離したフイールドのビットとなる；即ちフイー
ルドはアキュムレータ・レジス夕のワードの最上位位置
を占める。
第１図は、本発明に従った並列双方向シフト回路のブロ
ック図、第２図は、第１図の回路の簡略フロック図、第
３図は関連した真理値表のある第２図に示したゲートの
１つの簡略図、第４図は、第２図の回路の動作を示すタ
イミング図、第５図から第７図は、異なる機能に対して
第２図の回路の異なる地点に現われる２進ワード。 ２０：シフト回路網、２１；シフト制御回路、２２；ア
キユムレータ・レジスタ、２３；バス。 Ｆ′Ｇ′‘′Ｇ．２ Ｆ′Ｇ．６ Ｆ′Ｇ．７ Ｆ′Ｇ．３ ＦｒＧ．４ Ｆ′Ｇ．５
ック図、第２図は、第１図の回路の簡略フロック図、第
３図は関連した真理値表のある第２図に示したゲートの
１つの簡略図、第４図は、第２図の回路の動作を示すタ
イミング図、第５図から第７図は、異なる機能に対して
第２図の回路の異なる地点に現われる２進ワード。 ２０：シフト回路網、２１；シフト制御回路、２２；ア
キユムレータ・レジスタ、２３；バス。 Ｆ′Ｇ′‘′Ｇ．２ Ｆ′Ｇ．６ Ｆ′Ｇ．７ Ｆ′Ｇ．３ ＦｒＧ．４ Ｆ′Ｇ．５
Claims (1)
- 【特許請求の範囲】 １ Ｎビツトを有する２進データ・ワードをＮ−１位置
まで任意の数左又は右へシフトするための並列双方向シ
フト回路に於いて、２進データ・ワードを所定の一方向
にＮ−１位置まで任意の数シフトするための、Ｎ出力リ
ードを有するシフト回路網２０と、Ｎ記憶位置とＮ入力
リードとを有するデータ・レジスタ２２とを有し、該シ
フト回路網の該出力リードが該レジスタの該入力リード
に交差接続されていて、該シフト回路網からの該レジス
タに記憶された２進データ・ワードが該回路網の出力に
現われる２進ワードの鏡像であり、該レジスタの該出力
が該シフト回路網２０の該入力に戻されて接続されてい
ることを特徴とする並列双方向シフト回路網。 ２ Ｎビツトを有する２進データ・ワードをＮ−１位置
までの任意の数左又は右へシフトするための並列双方向
シフト回路に於いて、各々が複数個のゲート０−１５を
具備する複数個のシフト・レベルＡ，Ｂ，Ｃ，Ｄを有す
るシフト回路網２０を具備し、該回路網２０の各々のレ
ベルで該ゲートが前のレベルで該ゲートに論理的に接続
されていて、その出力にて２進データ・ワードを所定の
方向に所定の位置数シフトし、各々のレベルにて該ゲー
トが前のレベルで該ゲートに論理的に接続されてもいて
、その出力で２進データ・ワードを位置シフトせずに転
送し、そして更に、各レベルにて該ゲートの作動を制御
するための信号Ｓ１，Ｓ２，Ｓ３，Ｓ８を受けるため手
段と、該回路網からのレジスタに記憶された２進ワード
がその出力に現われる２進データ・ワードの鏡像である
ように、該シフト回路網２０の出力に交差接続された入
力２４を有するデータ・レジスタ２２とを具備し、該レ
ジスタの出力が該シフト回路網の入力に戻つて接続され
ていることを特徴とする並列双方向シフト回路網。 ３ 該シフト回路網の各々のレベルにて該ゲートの各々
が２入力データ・セレクト・ゲートである特許請求の範
囲第２項記載のシフト回路網。 ４ それぞれ入力データ・バスと出力データ・バスとの
接続のための複数個の入力端子及び出力端子０−１５）
を有し、該データ・レジスタ２２の各記憶素子ＲＯ−Ｒ
１５が該入力端子０−１５の１つに接続された第１入力
と、シフト回路網ＲＯ／Ｄ１５−Ｒ１５／ＤＯに交差接
続された第２入力と、該記憶素子の入力に接続された出
力とを有する２入力データ・セレクト・ゲートを含んで
おり、該記憶素子ＲＯ−Ｒ１５の各々の出力が該出力端
子のそれぞれ１つにも接続されており、そして更に、該
データ・セレクト・ゲートの作動を制御するための信号
を受けるための手段を有する特許請求の範囲第８項記載
のシフト回路。 ５ 更に、信号を受けて該データ・レジスタへの入力デ
ータワードの記憶を制御し且つ該シフト回路網及び該デ
ータ・レジスタを介して２度循環させるための手段２１
を有する特許請求の範囲第４項記載のシフト回路。 ６ ２進ワードを所定の一方向のみにＮ−１位置までの
任意の数シフトするようになつているシフト回路網２０
を使用して、Ｎビツトを有する入力２進データ・ワード
を左又は右にＮ−１位置までの任意の所望の数シフトさ
せるための方法に於いて、 一方向の第１の位置シフト
を行なうために、シフト回路網２０に入力２進ワードを
通過させることと、 その鏡像を形成するために第１の
バスから得られる２進ワードのビツトの相対的位置を交
換することと、 該一方向にて第２の位置シフトを行な
うために、シフト回路網に鏡像させることと、 その鏡
像を形成するために回路網を通る第２のバスから得られ
る２進ワードのビツトの相対的位置を交換し、それによ
つて、第２の形成された鏡像ワードが元の二進ワードの
所望の左又は右の位置シフトを表わすことを含むことを
特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CA280669 | 1977-06-16 | ||
| CA280,669A CA1076708A (en) | 1977-06-16 | 1977-06-16 | Parallel bidirectional shifter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS546740A JPS546740A (en) | 1979-01-19 |
| JPS6036612B2 true JPS6036612B2 (ja) | 1985-08-21 |
Family
ID=4108895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53065886A Expired JPS6036612B2 (ja) | 1977-06-16 | 1978-06-02 | 並列双方向シフタ |
Country Status (5)
| Country | Link |
|---|---|
| JP (1) | JPS6036612B2 (ja) |
| CA (1) | CA1076708A (ja) |
| FR (1) | FR2394869A1 (ja) |
| GB (1) | GB1575158A (ja) |
| SE (1) | SE438044B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02145364A (ja) * | 1988-11-28 | 1990-06-04 | Olympus Optical Co Ltd | 記録ヘッド |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56109156U (ja) * | 1980-01-18 | 1981-08-24 | ||
| JPS58144947A (ja) * | 1982-02-23 | 1983-08-29 | Toshiba Corp | デ−タシフト方式 |
| JPS59161731A (ja) * | 1983-03-07 | 1984-09-12 | Hitachi Ltd | バレルシフタ |
| JPS60179839A (ja) * | 1984-02-28 | 1985-09-13 | Fujitsu Ltd | ディジタル信号処理用デ−タシフト回路 |
| US5988974A (en) * | 1997-03-21 | 1999-11-23 | Zackovich; Stanley E. | Vehicle lifting and towing apparatus |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3781819A (en) * | 1971-10-08 | 1973-12-25 | Ibm | Shift unit for variable data widths |
| US3768077A (en) * | 1972-04-24 | 1973-10-23 | Ibm | Data processor with reflect capability for shift operations |
-
1977
- 1977-06-16 CA CA280,669A patent/CA1076708A/en not_active Expired
-
1978
- 1978-04-17 GB GB15005/78A patent/GB1575158A/en not_active Expired
- 1978-06-02 JP JP53065886A patent/JPS6036612B2/ja not_active Expired
- 1978-06-09 SE SE7806741A patent/SE438044B/sv not_active IP Right Cessation
- 1978-06-15 FR FR7817997A patent/FR2394869A1/fr active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02145364A (ja) * | 1988-11-28 | 1990-06-04 | Olympus Optical Co Ltd | 記録ヘッド |
Also Published As
| Publication number | Publication date |
|---|---|
| SE7806741L (sv) | 1978-12-17 |
| CA1076708A (en) | 1980-04-29 |
| FR2394869A1 (fr) | 1979-01-12 |
| GB1575158A (en) | 1980-09-17 |
| FR2394869B1 (ja) | 1984-10-26 |
| SE438044B (sv) | 1985-03-25 |
| JPS546740A (en) | 1979-01-19 |
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