JPS59161731A - バレルシフタ - Google Patents
バレルシフタInfo
- Publication number
- JPS59161731A JPS59161731A JP3584383A JP3584383A JPS59161731A JP S59161731 A JPS59161731 A JP S59161731A JP 3584383 A JP3584383 A JP 3584383A JP 3584383 A JP3584383 A JP 3584383A JP S59161731 A JPS59161731 A JP S59161731A
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- JP
- Japan
- Prior art keywords
- shift
- barrel shifter
- circuit
- bits
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/01—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising
- G06F5/015—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising having at least two separately controlled shifting levels, e.g. using shifting matrices
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、バレルシフタに関するもので、例えば、マ
イクロプロセッサ、演算プロセッサ等に有効な技術に関
するものである。
イクロプロセッサ、演算プロセッサ等に有効な技術に関
するものである。
バレルシフタは、輻２”ビットの内部ハス上のデータを
１マシンザイクルで０〜２”−１ヒツトの範囲で任意の
ピント数のシフトを行うものであり、例えば、ｒ東芝し
ビューｊ誌の第３６巻１０号頁８８８〜８８９において
公知である。
１マシンザイクルで０〜２”−１ヒツトの範囲で任意の
ピント数のシフトを行うものであり、例えば、ｒ東芝し
ビューｊ誌の第３６巻１０号頁８８８〜８８９において
公知である。
上記のバレルシフタにおいては、バスのビット数である
２７″の２乗に比例し−ζ増加するため、その占を面積
（素子数）が大きくなるという欠点がある。
２７″の２乗に比例し−ζ増加するため、その占を面積
（素子数）が大きくなるという欠点がある。
この発明の目的は、素子数（占有面積）を削減したバレ
ルシフタを提供することにある。
ルシフタを提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
〔発明の概要Ｊ
本願において開示される発明のう、ち代表的なものの概
要を簡単に説明すれば、下記の通りである。
要を簡単に説明すれば、下記の通りである。
すなわち、伝送ゲートＭＯ３ＦＥＴ（絶縁ゲート型電界
効果トランジスタ）を組合せてマルチプレクサ状のネッ
トワークで構成されたバレルシフタを双方向から選択的
にデータの伝達を行うことによって、素子数の削減を達
成するものである。
効果トランジスタ）を組合せてマルチプレクサ状のネッ
トワークで構成されたバレルシフタを双方向から選択的
にデータの伝達を行うことによって、素子数の削減を達
成するものである。
第１図には、この発明の一実施例の回路図が示されてい
る。
る。
同図には、特に制限されないが、１６ビツトのバレルシ
フタに適用した場合の一実施例が示されている。一方の
入出力線ＬＡＯ〜ＬＡ１５と他方の入出力線ＬＢＯ−Ｌ
Ｂ１５との間に、シフト回路として伝送ゲートＭＯ３Ｆ
ＥＴで構成されたマルチプレクサ状のネットワークが設
けられている。
フタに適用した場合の一実施例が示されている。一方の
入出力線ＬＡＯ〜ＬＡ１５と他方の入出力線ＬＢＯ−Ｌ
Ｂ１５との間に、シフト回路として伝送ゲートＭＯ３Ｆ
ＥＴで構成されたマルチプレクサ状のネットワークが設
けられている。
このシフト回路は、上記一方の人出力線ＬＡＯ〜ＬＡ１
５の信号をそのまま対応する信号線に伝える伝送ゲート
ＭＯＳ Ｆ ＥＴと、ＬＡＯをＬＡＩのように順に１ビ
ツトのシフトアップさせる伝送ゲートＭ ＯＳ ’Ｆ
Ｅ Ｔとにより構成されれる１ビツトシフト回路と、同
様にそのまま対応する信号線に伝える伝送ゲートＭＯ３
ＦＥＴと、ＬＡＯをＬＡ２のように順に２ビツトのシフ
トアップさせる伝送ゲートＭＯ３ＦＥＴにより構成され
る２ビツトシフト回路と、同様にそのまま対応する信号
線に伝える伝送ゲートＭＯ３ＦＥＴと、ＬＡＯをＬＡ４
のように順に４ピントのシフトアンプさせる伝送ゲート
ＭＯ３ＦＥＴとにより構成される４ビツトシフト回路と
が縦列形態に接続されて他方の大信号線ＬＢＯ〜ＬＢ１
５に接続されるものである。
５の信号をそのまま対応する信号線に伝える伝送ゲート
ＭＯＳ Ｆ ＥＴと、ＬＡＯをＬＡＩのように順に１ビ
ツトのシフトアップさせる伝送ゲートＭ ＯＳ ’Ｆ
Ｅ Ｔとにより構成されれる１ビツトシフト回路と、同
様にそのまま対応する信号線に伝える伝送ゲートＭＯ３
ＦＥＴと、ＬＡＯをＬＡ２のように順に２ビツトのシフ
トアップさせる伝送ゲートＭＯ３ＦＥＴにより構成され
る２ビツトシフト回路と、同様にそのまま対応する信号
線に伝える伝送ゲートＭＯ３ＦＥＴと、ＬＡＯをＬＡ４
のように順に４ピントのシフトアンプさせる伝送ゲート
ＭＯ３ＦＥＴとにより構成される４ビツトシフト回路と
が縦列形態に接続されて他方の大信号線ＬＢＯ〜ＬＢ１
５に接続されるものである。
上記各１〜４ビツトのシフト回路の１対の伝送ゲートＭ
ＯＳ Ｆ ＥＴのうち、対応する信号線にそのまま伝え
る伝送ゲートＭＯ３ＦＥＴのゲートには、制御信号Ｔ
１〜Ｔ ４ （Ｔｈｒｏｕｇｈ）が共通に印加され、そ
れぞれのシフ゛ト分だけシフトさせる伝送ゲー）ＭＯＳ
ＦＥＴのゲートには、制御信号８１〜Ｓ４ （Ｓｈｉｆ
ｔ）が共通に印加される。
ＯＳ Ｆ ＥＴのうち、対応する信号線にそのまま伝え
る伝送ゲートＭＯ３ＦＥＴのゲートには、制御信号Ｔ
１〜Ｔ ４ （Ｔｈｒｏｕｇｈ）が共通に印加され、そ
れぞれのシフ゛ト分だけシフトさせる伝送ゲー）ＭＯＳ
ＦＥＴのゲートには、制御信号８１〜Ｓ４ （Ｓｈｉｆ
ｔ）が共通に印加される。
この実施例では、１６ビツトのデータに対して、２’
＋２” ＋２２のように最大フビノトのシフトしか行わ
ないシフト回路が設けとれる。このよう ゛なシフ
ト回路を用いて、０〜１５ビツトの範囲でシフト動作を
行うため、上記シフト回路の両方の入出力線ＬＡ、ＬＢ
には、それぞれ双方向制御回路（Ｕ）、 （Ｄ）が設
けられ、上記シフト回路の双方向から選択的にデータの
転送（シフト）を行うようにするものである。
＋２” ＋２２のように最大フビノトのシフトしか行わ
ないシフト回路が設けとれる。このよう ゛なシフ
ト回路を用いて、０〜１５ビツトの範囲でシフト動作を
行うため、上記シフト回路の両方の入出力線ＬＡ、ＬＢ
には、それぞれ双方向制御回路（Ｕ）、 （Ｄ）が設
けられ、上記シフト回路の双方向から選択的にデータの
転送（シフト）を行うようにするものである。
第２図には、上記双方向制御回路（Ｕ）及び（Ｄ）の一
実施例の回路図が示されている。同図では、ＬＡＯ〜Ｌ
Ａ４とＬＢＯ〜ＬＢ４の５ビツト分の具体的回路が示さ
れている。
実施例の回路図が示されている。同図では、ＬＡＯ〜Ｌ
Ａ４とＬＢＯ〜ＬＢ４の５ビツト分の具体的回路が示さ
れている。
上記各入出力線ＬＡＯ〜ＬＡ４とＬＢＯ〜ＬＢ４には、
それぞれプリチャージ信号ＰＣＨＧを受けるプリチージ
ＭＯ３ＦＥＴが設けられ、シフト動作に先立って電源電
圧Ｖｃｃにプリチージされる。
それぞれプリチャージ信号ＰＣＨＧを受けるプリチージ
ＭＯ３ＦＥＴが設けられ、シフト動作に先立って電源電
圧Ｖｃｃにプリチージされる。
信号線ＩＮＯ〜ＩＮ４は、入力データパス（ＢＵＳ）を
構成し、信号線０ＵＴＩ〜０ＵＴ４は、出力データバ’
、ｌ！、（ＢＵＳ）をそれぞれ構成し、同図において横
方向に走っている。
構成し、信号線０ＵＴＩ〜０ＵＴ４は、出力データバ’
、ｌ！、（ＢＵＳ）をそれぞれ構成し、同図において横
方向に走っている。
上記入力データパス□を構成する信号線ＩＮＯ〜ＩＮ４
の信号は、縦列形態のクロックドインバータで構成され
た入力回路を通して、それぞれシフト回路の入出力線Ｌ
ＡＯ〜ＬＡ４及びＬＢＯ〜ＬＢ、４に伝えられる。また
、シフト回路の入出力線ＬＡＯ−ＬＡ４及びＬＢＯ〜Ｌ
Ｂ４は、それぞれインバータとその出力を受けるクロッ
クドインバータで構成された出力回路を通して対応する
出力データパスを構成する信号線０ＵＴＯ〜０ＵＴ４に
伝えられる。
の信号は、縦列形態のクロックドインバータで構成され
た入力回路を通して、それぞれシフト回路の入出力線Ｌ
ＡＯ〜ＬＡ４及びＬＢＯ〜ＬＢ、４に伝えられる。また
、シフト回路の入出力線ＬＡＯ−ＬＡ４及びＬＢＯ〜Ｌ
Ｂ４は、それぞれインバータとその出力を受けるクロッ
クドインバータで構成された出力回路を通して対応する
出力データパスを構成する信号線０ＵＴＯ〜０ＵＴ４に
伝えられる。
上記両双方向制御回路のうち、制御信号ＵＰによって一
方の双方向制御回路（Ｕ）の上記入力回路を構成するク
ロックドインバータと他方の双方向制御回路（Ｄ）の上
記出力回路を構成するクロックドインバータとが同時に
動作状態とされ、上記シフト回路の左、側の信号線ＬＡ
Ｏ〜ＬＡ４を入力側とし、右側の信号線ＬＢＯ〜ＬＢ４
を出力側として、上記シフト制御信号に従ったシフトア
ップ動作を行う。
方の双方向制御回路（Ｕ）の上記入力回路を構成するク
ロックドインバータと他方の双方向制御回路（Ｄ）の上
記出力回路を構成するクロックドインバータとが同時に
動作状態とされ、上記シフト回路の左、側の信号線ＬＡ
Ｏ〜ＬＡ４を入力側とし、右側の信号線ＬＢＯ〜ＬＢ４
を出力側として、上記シフト制御信号に従ったシフトア
ップ動作を行う。
また、上記両双方向制御回路のうち、制御信号ＵＰによ
って一方の双方向制御回路（Ｕ）の上記出力回路を構成
するクロックドインバータと他方の双方向制御回路（Ｄ
）の上記入力回路を構成するクロックドインバータとが
同時に動作状態とされ、上記シフト回路の右側の信号線
ＬＢＯ−ＬＢ４を入力側とし、左側の信号線ＬＡＯ−Ｌ
Ａ４を出力側として、上記シフト制御信号に従ったシフ
トダウン動作を行う。
って一方の双方向制御回路（Ｕ）の上記出力回路を構成
するクロックドインバータと他方の双方向制御回路（Ｄ
）の上記入力回路を構成するクロックドインバータとが
同時に動作状態とされ、上記シフト回路の右側の信号線
ＬＢＯ−ＬＢ４を入力側とし、左側の信号線ＬＡＯ−Ｌ
Ａ４を出力側として、上記シフト制御信号に従ったシフ
トダウン動作を行う。
次に、第３Ａ図と第３Ｂ図に従って、この実施例のバレ
ルシフタの動作を説明する。
ルシフタの動作を説明する。
第３Ａ図には、従来のバレルシフタにおけるシフト動作
を説明するブロック図とその動作説明図が示されている
。例えば、３２ビツトのデータに対して、＋２５ピント
のシフト動作を行う場合、最大３１ビツトのシフト回路
を用い、そこで２５ビツトのシフト動作を行わせる。
を説明するブロック図とその動作説明図が示されている
。例えば、３２ビツトのデータに対して、＋２５ピント
のシフト動作を行う場合、最大３１ビツトのシフト回路
を用い、そこで２５ビツトのシフト動作を行わせる。
これに対して、この実施例に従えば、第３Ｂ図に示すよ
うに、シフト回路としては、最大１５ビツトのシフト回
路が用いられ、上記双方向制御回路とが設けられる。そ
して、上記のように、→−２５ビットのように、上記シ
フト回路の最大シフト量を越える場合には、シフト回路
に対して逆方向に信号転送を行い一７ビツトのようにシ
フトダウン動作を利用して、上記＋２５ビツトのシフト
動作と等価なシフト動作を行うものである。
うに、シフト回路としては、最大１５ビツトのシフト回
路が用いられ、上記双方向制御回路とが設けられる。そ
して、上記のように、→−２５ビットのように、上記シ
フト回路の最大シフト量を越える場合には、シフト回路
に対して逆方向に信号転送を行い一７ビツトのようにシ
フトダウン動作を利用して、上記＋２５ビツトのシフト
動作と等価なシフト動作を行うものである。
すなわち、この実施例のバレルシフタにおいては、１５
ビツトまでのシフト量に対しては、シフト回路の左側か
ら右側にデータを転送することによって＋（アップ）Ｎ
ピントのシフト動作を行い、それを越えるシフト量に対
しては、シフト回路の右側から左側にデータを転送する
ことによって−（ダウン）Ｍビットのシフト動作を行う
ものである。このダウンシフト動作においてＭビットの
シフト動作を行う場合、実際のシフト量は、１６＋１５
−Ｍピントとされる。これにより、０〜３１ビツトのｍ
囲で任意のビットを１マシンサイクル（マイクロサイク
ル）の下にシフトさせることができる。
ビツトまでのシフト量に対しては、シフト回路の左側か
ら右側にデータを転送することによって＋（アップ）Ｎ
ピントのシフト動作を行い、それを越えるシフト量に対
しては、シフト回路の右側から左側にデータを転送する
ことによって−（ダウン）Ｍビットのシフト動作を行う
ものである。このダウンシフト動作においてＭビットの
シフト動作を行う場合、実際のシフト量は、１６＋１５
−Ｍピントとされる。これにより、０〜３１ビツトのｍ
囲で任意のビットを１マシンサイクル（マイクロサイク
ル）の下にシフトさせることができる。
ｆｉｌシフト回路に対して双方向制御回路を設けること
によって、双方向（アップ／ダウン）シフト動作を行う
ことによって、２″＋１ビツトのデータに対して、シフ
ト回路は２ｎビット分のシフト動作を行うマルチプレク
サ状のネットワークで構成できるから、双方向制御回路
を加えても、全体として４０％程度の大幅な素子数（占
有面積）の削減を達成することができる。
によって、双方向（アップ／ダウン）シフト動作を行う
ことによって、２″＋１ビツトのデータに対して、シフ
ト回路は２ｎビット分のシフト動作を行うマルチプレク
サ状のネットワークで構成できるから、双方向制御回路
を加えても、全体として４０％程度の大幅な素子数（占
有面積）の削減を達成することができる。
（２）上記（１）の素子数削減によってその分の電流消
費を削減されることによって、低消費電力化を達成する
ことができる。
費を削減されることによって、低消費電力化を達成する
ことができる。
（３）上記（１）によって、データを転送する伝送ゲー
トＭＯ５ＦＥＴの段数が削減できることによって、その
分信号転送速度が速くなるから、高速動作化を達成する
ことができる。
トＭＯ５ＦＥＴの段数が削減できることによって、その
分信号転送速度が速くなるから、高速動作化を達成する
ことができる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、双方向制御回
路において、入力回路は、出力回路と同様に縦列形態の
１つのクロ・ノクドインバータと１つのインバータとに
より構成するものであってもよい。また、このうなり口
・ノクドインバータに代え、ゲート回路を用いるもので
あってもよい。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、双方向制御回
路において、入力回路は、出力回路と同様に縦列形態の
１つのクロ・ノクドインバータと１つのインバータとに
より構成するものであってもよい。また、このうなり口
・ノクドインバータに代え、ゲート回路を用いるもので
あってもよい。
本発明は、シフト動作を必要とする１チツプのマイクロ
プロセッサ等の演算プロセッサに広く利用できるもので
ある。
プロセッサ等の演算プロセッサに広く利用できるもので
ある。
１第１図は、この発明の一実施例を示す回路図、第２図
は、その双方向制御回路の一実施例を示す回路図、 第３Ａ図は、従来のバレルシフタの動作を説明するため
の概略図、 第３Ｂ図は、この実施例のバレルシフタの動作を説明す
るための概略図である。 第 １ 図 −ｘｎｌＦ３ｖ、５ 第 ２ 図
は、その双方向制御回路の一実施例を示す回路図、 第３Ａ図は、従来のバレルシフタの動作を説明するため
の概略図、 第３Ｂ図は、この実施例のバレルシフタの動作を説明す
るための概略図である。 第 １ 図 −ｘｎｌＦ３ｖ、５ 第 ２ 図
Claims (1)
- 【特許請求の範囲】 １、伝送ゲートＭＯ３ＦＥＴによって構成され、入力線
と出力線との間をそのまま又は２Ｉピントシフトする２
１ビツトシフクが縦列接続されたシフト回路と、その入
出力部に設けられ、シフトすべき入力データ信号と出力
データ信号とを双方向から選択的に伝達する双方向制御
回路とを具備することを特徴とするバレルシフタ。 ２、上記シフト回路は０〜２″−１ビツトのシフト機能
を持ち、２ｎ＋ｌビツトのデータビットに対して、上記
双方向制御回路によって最大２”−１ピッ１−分のシフ
トアンプ又は２″−１ヒツト分のシフトダウン動作によ
り０〜２″＋１−１ピントのシフト動作を行うものであ
ることを特徴とする特許請求の範囲第１項記載のバレル
シフタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3584383A JPS59161731A (ja) | 1983-03-07 | 1983-03-07 | バレルシフタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3584383A JPS59161731A (ja) | 1983-03-07 | 1983-03-07 | バレルシフタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59161731A true JPS59161731A (ja) | 1984-09-12 |
| JPH0516606B2 JPH0516606B2 (ja) | 1993-03-04 |
Family
ID=12453259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3584383A Granted JPS59161731A (ja) | 1983-03-07 | 1983-03-07 | バレルシフタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59161731A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6195441A (ja) * | 1984-09-28 | 1986-05-14 | データ・ジエネラル・コーポレーシヨン | ビツト移動装置 |
| JPS6393032A (ja) * | 1986-10-07 | 1988-04-23 | Mitsubishi Electric Corp | シフト回路 |
| US4829460A (en) * | 1986-10-15 | 1989-05-09 | Fujitsu Limited | Barrel shifter |
| JPH03110625A (ja) * | 1989-09-25 | 1991-05-10 | Mitsubishi Electric Corp | バレルシフタ |
| US5155698A (en) * | 1990-08-29 | 1992-10-13 | Nec Corporation | Barrel shifter circuit having rotation function |
| EP0656582A1 (en) * | 1993-11-29 | 1995-06-07 | Hewlett-Packard Company | Parallel adding and averaging circuit and method |
| EP0662657A1 (en) * | 1994-01-06 | 1995-07-12 | Texas Instruments Incorporated | Barrel shifter with bi-directional multiplexer circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS546740A (en) * | 1977-06-16 | 1979-01-19 | Northern Telecom Ltd | Parallel bidirectional shifter |
-
1983
- 1983-03-07 JP JP3584383A patent/JPS59161731A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS546740A (en) * | 1977-06-16 | 1979-01-19 | Northern Telecom Ltd | Parallel bidirectional shifter |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6195441A (ja) * | 1984-09-28 | 1986-05-14 | データ・ジエネラル・コーポレーシヨン | ビツト移動装置 |
| JPS6393032A (ja) * | 1986-10-07 | 1988-04-23 | Mitsubishi Electric Corp | シフト回路 |
| US4829460A (en) * | 1986-10-15 | 1989-05-09 | Fujitsu Limited | Barrel shifter |
| JPH03110625A (ja) * | 1989-09-25 | 1991-05-10 | Mitsubishi Electric Corp | バレルシフタ |
| US5155698A (en) * | 1990-08-29 | 1992-10-13 | Nec Corporation | Barrel shifter circuit having rotation function |
| EP0656582A1 (en) * | 1993-11-29 | 1995-06-07 | Hewlett-Packard Company | Parallel adding and averaging circuit and method |
| EP0662657A1 (en) * | 1994-01-06 | 1995-07-12 | Texas Instruments Incorporated | Barrel shifter with bi-directional multiplexer circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0516606B2 (ja) | 1993-03-04 |
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