JPS603701B2 - メモリ回路のアクセス方式 - Google Patents
メモリ回路のアクセス方式Info
- Publication number
- JPS603701B2 JPS603701B2 JP54114511A JP11451179A JPS603701B2 JP S603701 B2 JPS603701 B2 JP S603701B2 JP 54114511 A JP54114511 A JP 54114511A JP 11451179 A JP11451179 A JP 11451179A JP S603701 B2 JPS603701 B2 JP S603701B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory circuit
- signal
- time
- access method
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Landscapes
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
この発明は、アドレス信号とデータ信号を同一信号伝送
ラインを介して時分割で送受するようにしたメモリ回路
のアクセス方式に関する。
ラインを介して時分割で送受するようにしたメモリ回路
のアクセス方式に関する。
マイクロプロセッサの機能向上に伴い、要求されるアド
レス空間も年々増加しつ）ある。
レス空間も年々増加しつ）ある。
しかし、パッケージのピン数の制限から、アドレスピン
とデータピンを共通にすることが一部で行われている。
この方式はメモリセルアレィの番地指定を行う符号化さ
れたアドレス信号と書込みあるいは議出しデータを示す
データ信号を時分割で送受するため、アクセスタイムが
長いという欠点がある。第１図はアドレス信号とデータ
信号を多重化する方式を用いたメモリ回路の概念図であ
る。
とデータピンを共通にすることが一部で行われている。
この方式はメモリセルアレィの番地指定を行う符号化さ
れたアドレス信号と書込みあるいは議出しデータを示す
データ信号を時分割で送受するため、アクセスタイムが
長いという欠点がある。第１図はアドレス信号とデータ
信号を多重化する方式を用いたメモリ回路の概念図であ
る。
図において１はアドレスノデータバス、２はラツチ回略
、３はメモリセル、ＳＷ，〜ＳＷ４はスイッチである。
ＡＬＥはアドレスラッチ回路のラッチ制御パルス信号で
、これによりアドレス信号をメモリ回路内に敬込む。ｍ
ＰＣは内部データバスＩＢＵＳのプリチャージ信号で、
この信号の立上りから内部データバスＢＵＳのプリチャ
ージを開始する。ＲＤ、ＷＲはそれぞれ議出し、書込み
の制御信号である。これらの信号のタイミングは従来第
２図のように設定されていた。このタイミングチャート
でｔ・，ら．ｔ３はいずれも十分大きくとることが望ま
しいが、アクセスタイムを短かくしようとした場合、内
部データバスのプリチヤージ終了から、書込み、議出し
開始までの時間ちが厳しくなりがちである。ｔ，を大き
くすればその分だけアクセスタイムが長くなるため、ｔ
，をできるだけ小さくしなければならないが、普通、Ｉ
ＢＰＣ信号はＩＣの内部で遅延回路を用いて作っている
ため、パルス幅が不安定であり、ｔ，を小さくすること
は危険である。この発明は上記の如くアドレス信号とデ
ータ信号を多重化するメモリ回路において、内部データ
バスのプリチャージ終了から書込み、議出しの開始まで
の時間を十分大きくとりながら、アクセスタイムの短縮
を可能としたメモリ回路のアクセス方式を提供するもの
である。
、３はメモリセル、ＳＷ，〜ＳＷ４はスイッチである。
ＡＬＥはアドレスラッチ回路のラッチ制御パルス信号で
、これによりアドレス信号をメモリ回路内に敬込む。ｍ
ＰＣは内部データバスＩＢＵＳのプリチャージ信号で、
この信号の立上りから内部データバスＢＵＳのプリチャ
ージを開始する。ＲＤ、ＷＲはそれぞれ議出し、書込み
の制御信号である。これらの信号のタイミングは従来第
２図のように設定されていた。このタイミングチャート
でｔ・，ら．ｔ３はいずれも十分大きくとることが望ま
しいが、アクセスタイムを短かくしようとした場合、内
部データバスのプリチヤージ終了から、書込み、議出し
開始までの時間ちが厳しくなりがちである。ｔ，を大き
くすればその分だけアクセスタイムが長くなるため、ｔ
，をできるだけ小さくしなければならないが、普通、Ｉ
ＢＰＣ信号はＩＣの内部で遅延回路を用いて作っている
ため、パルス幅が不安定であり、ｔ，を小さくすること
は危険である。この発明は上記の如くアドレス信号とデ
ータ信号を多重化するメモリ回路において、内部データ
バスのプリチャージ終了から書込み、議出しの開始まで
の時間を十分大きくとりながら、アクセスタイムの短縮
を可能としたメモリ回路のアクセス方式を提供するもの
である。
この発明の方式は、内部データバスのプリチャージ開始
のタイミングをラッチ制御パルス信号の立上りに同期さ
せることを特徴とするもので、そのタイミングチャート
を第３図に示す。
のタイミングをラッチ制御パルス信号の立上りに同期さ
せることを特徴とするもので、そのタイミングチャート
を第３図に示す。
ここで注意を要するのはｔ３の大きさである。第３図の
場合、ラッチ制御パルス信号ＡＬＥの立上りと同時に内
部デ−タバスＩＢＵＳのプリチャージが始まるため、も
しこのとき、ＲＤあるいはＷＲ信号がアクティブな状態
であると、プリチャージができないからである。しかし
、ｔ３の時間はアドレス／データバスのデータ信号がア
ドレス信号に置換えられる時間と一致しており、この時
間は本来十分大きい筈であるから、ｔ３をあらためて大
きくとる必要はない。こうして、この発明の方式によれ
ば、内部データバスのプリチャージ終了からデータの書
込み、論出し開始までの時間を十分大きくとることがで
き、しかも、ほゞプリチヤージ信号田ＰＣのパルス幅の
分だけアクセスタイムを短縮することができる。
場合、ラッチ制御パルス信号ＡＬＥの立上りと同時に内
部デ−タバスＩＢＵＳのプリチャージが始まるため、も
しこのとき、ＲＤあるいはＷＲ信号がアクティブな状態
であると、プリチャージができないからである。しかし
、ｔ３の時間はアドレス／データバスのデータ信号がア
ドレス信号に置換えられる時間と一致しており、この時
間は本来十分大きい筈であるから、ｔ３をあらためて大
きくとる必要はない。こうして、この発明の方式によれ
ば、内部データバスのプリチャージ終了からデータの書
込み、論出し開始までの時間を十分大きくとることがで
き、しかも、ほゞプリチヤージ信号田ＰＣのパルス幅の
分だけアクセスタイムを短縮することができる。
第１図はアドレス信号とデータ信号を多重化する方式の
メモリ回路の概念図、第２図は従来のアクセス方式を示
すタイミングチャート、第３図はこの発明のアクセス方
式を示すタイミングチャ−トである。 １…アドレス／データバス、２…ラツチ回路、３・・・
メモリセル、ＩＢＵＳ・・・内部データバス、ＡＬＥ・
・・ラッチ制御パルス信号、ＩＢＰＣ・・・内部データ
バスプリチャージ信号。 第１図 第２図 第３図
メモリ回路の概念図、第２図は従来のアクセス方式を示
すタイミングチャート、第３図はこの発明のアクセス方
式を示すタイミングチャ−トである。 １…アドレス／データバス、２…ラツチ回路、３・・・
メモリセル、ＩＢＵＳ・・・内部データバス、ＡＬＥ・
・・ラッチ制御パルス信号、ＩＢＰＣ・・・内部データ
バスプリチャージ信号。 第１図 第２図 第３図
Claims (1)
- １ メモリセルアレイの番地指定を行う符号化されたア
ドレス信号と書き込みあるいは読み出しデータを示すデ
ータ信号を同一信号伝送ラインを介して時分割で送受す
るようにしたメモリ回路において、前記メモリ回路の読
み、書きに必要な内部データバスのプリチヤージ開始の
タイミングを前記メモリセルアレイのアドレスを指定す
るためのアドレスラツチ回路のラツチ制御パルス信号の
立上りに同期させるようにしてアクセスすることを特徴
とするメモリ回路のアクセス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54114511A JPS603701B2 (ja) | 1979-09-06 | 1979-09-06 | メモリ回路のアクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54114511A JPS603701B2 (ja) | 1979-09-06 | 1979-09-06 | メモリ回路のアクセス方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5641573A JPS5641573A (en) | 1981-04-18 |
| JPS603701B2 true JPS603701B2 (ja) | 1985-01-30 |
Family
ID=14639579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54114511A Expired JPS603701B2 (ja) | 1979-09-06 | 1979-09-06 | メモリ回路のアクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS603701B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60182595A (ja) * | 1984-03-01 | 1985-09-18 | Toshiba Corp | ランダムアクセスメモリ |
-
1979
- 1979-09-06 JP JP54114511A patent/JPS603701B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5641573A (en) | 1981-04-18 |
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