JPS6037149A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6037149A JPS6037149A JP58145525A JP14552583A JPS6037149A JP S6037149 A JPS6037149 A JP S6037149A JP 58145525 A JP58145525 A JP 58145525A JP 14552583 A JP14552583 A JP 14552583A JP S6037149 A JPS6037149 A JP S6037149A
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- JP
- Japan
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- wiring
- bridging
- section
- region
- base body
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Solid State Image Pick-Up Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
に（１発明の技術分野
本発明は半導体装置、特にこれに含まれる橋絡配線の機
械的強度を向上せしめた半導体装置に関する。
械的強度を向上せしめた半導体装置に関する。
１＞１ 技術の背景
元を情報信号の媒体とする光通信等のシステムにおいて
、光信号を電気信号に変換する光検波増幅器、域いは電
気信号から変調された元信号を発生するレーザ変調器等
は重要で基体的な構成要素の一つである。
、光信号を電気信号に変換する光検波増幅器、域いは電
気信号から変調された元信号を発生するレーザ変調器等
は重要で基体的な構成要素の一つである。
半導体受光素子もしくは半導体発光素子とトランジスタ
素子とを主要な構成要素とする前記光検波増幅器等につ
いても、論理回路や配憶回路等と同様にこれを集積回路
化して、その性能を向上し、１１＼ 少形化、高４８頼化を推進し、かつより経済的にシステ
ムを構成することが要望されている。
素子とを主要な構成要素とする前記光検波増幅器等につ
いても、論理回路や配憶回路等と同様にこれを集積回路
化して、その性能を向上し、１１＼ 少形化、高４８頼化を推進し、かつより経済的にシステ
ムを構成することが要望されている。
しかしながら多くの光半導体素子はその組成及び不純物
導入が選択された半導体層を組合わせた多重積層構造が
必要であって、これとトランジスタ素子等とを含む集積
回路を形成するためには、半導体基本の構造、素子間分
離及び素子間配線等について解決すべき多くの問題点Ｍ
ある。
導入が選択された半導体層を組合わせた多重積層構造が
必要であって、これとトランジスタ素子等とを含む集積
回路を形成するためには、半導体基本の構造、素子間分
離及び素子間配線等について解決すべき多くの問題点Ｍ
ある。
ｉｃｌ 従来技術と問題点
例えば半導体受光素子と増幅回路等を構成するトランジ
スタ素子とを集積化した半導体装置については、既に多
くの提案がなされている。従来の提案の多くは半導体材
料としてＩ−ｖ族化合物半導体、例えばガリ、ウム・砒
素／アルミニウム・ガリウム・砒素（ＧａＡｓ／ＡｔＧ
ａＡｓ）系半導体及びインジウム１燐／インジウム・ガ
リウム・砒素（イ／１ｎＧａＡり系半導体などを用いて
いる。
スタ素子とを集積化した半導体装置については、既に多
くの提案がなされている。従来の提案の多くは半導体材
料としてＩ−ｖ族化合物半導体、例えばガリ、ウム・砒
素／アルミニウム・ガリウム・砒素（ＧａＡｓ／ＡｔＧ
ａＡｓ）系半導体及びインジウム１燐／インジウム・ガ
リウム・砒素（イ／１ｎＧａＡり系半導体などを用いて
いる。
１−Ｖ族化合物半導体を用いたトランジスタとしては、
その製造工程が簡単であることなどの理由によって、現
在電界効果トランジスタ（以下ＦＥＴと略称する）に限
られており、特に半絶縁性半導体基板を用いて対地容量
を減少させている。
その製造工程が簡単であることなどの理由によって、現
在電界効果トランジスタ（以下ＦＥＴと略称する）に限
られており、特に半絶縁性半導体基板を用いて対地容量
を減少させている。
また受光素子は先に述べた如く前記１−Ｖ族化合物半導
体よりなるヘテロ接合構造を含む半導体基体ｌこ形成さ
れている。
体よりなるヘテロ接合構造を含む半導体基体ｌこ形成さ
れている。
第１図ｉａｌ及びＪｂｌは受光素子とＦＥＴ素子とを集
堺化した半導体装置の従来知られている例を示す断面図
であり、第１図（ａｌは画素子の半導体結晶成長が同時
に行なわれている例、（ｂ）は画素子の半導体結晶成長
がそれぞれ別個に行なわれている例を示す。図において
、１は半絶縁性Ｇａ Ａｓ基板、２はｎ→型ＧａＡ、ｓ
層、３はｎ−型ＧａＡｓ層、４は高抵抗へｔｘ Ｇａ
Ｉ−ｘ Ａ ｓ層（例えばｘ ＝ ０．３ ）、５はＰ
＋型領域、６はｎ型ＧａＡｓ層、７は受光素子のｎ側電
極、８は受光素子のｐ側電極、９はＩＴ累子のゲート電
極、１０はＦ’ＥＴ素子のソース及びドレイン電極であ
る。
堺化した半導体装置の従来知られている例を示す断面図
であり、第１図（ａｌは画素子の半導体結晶成長が同時
に行なわれている例、（ｂ）は画素子の半導体結晶成長
がそれぞれ別個に行なわれている例を示す。図において
、１は半絶縁性Ｇａ Ａｓ基板、２はｎ→型ＧａＡ、ｓ
層、３はｎ−型ＧａＡｓ層、４は高抵抗へｔｘ Ｇａ
Ｉ−ｘ Ａ ｓ層（例えばｘ ＝ ０．３ ）、５はＰ
＋型領域、６はｎ型ＧａＡｓ層、７は受光素子のｎ側電
極、８は受光素子のｐ側電極、９はＩＴ累子のゲート電
極、１０はＦ’ＥＴ素子のソース及びドレイン電極であ
る。
前記例れの例においても受光素子が先に述べた如き縦構
造であるために画素子間をこ深さ例えば５乃至１０〔μ
ｍ〕程度の溝状領域を設けることが必要であって、受う
’６素子とＦ １４ Ｔ素子とを接続する配線を形成し
、かつこれに十分な信頼性を与えることは非常に困難で
ある。
造であるために画素子間をこ深さ例えば５乃至１０〔μ
ｍ〕程度の溝状領域を設けることが必要であって、受う
’６素子とＦ １４ Ｔ素子とを接続する配線を形成し
、かつこれに十分な信頼性を与えることは非常に困難で
ある。
第２図は前記の如く深い素子間分離などのための溝を設
けた場合に行なわれる橋絡配線の従来例を示す断面図で
ある。この様ム橋絡配！！１１は例えば半導体基体１２
上に金属膜を設けて配線パターンを形成し、しかる後ｌ
こ半導体基体１２の溝１３部分の選択的エツチングを行
なうことによって実り、されている。この様にして形成
される橋絡配線１１の厚さは例えば１〔μｍ〕程度以下
、幅は例えば１０乃至２０〔μｍ〕程度以下に止するた
め、その架橋部分の長さは例えば１００［μ岳〕以下と
せざるを得す、更に前記工、チンク後のクシ造工程中の
取扱には特に注意が必要となる。
けた場合に行なわれる橋絡配線の従来例を示す断面図で
ある。この様ム橋絡配！！１１は例えば半導体基体１２
上に金属膜を設けて配線パターンを形成し、しかる後ｌ
こ半導体基体１２の溝１３部分の選択的エツチングを行
なうことによって実り、されている。この様にして形成
される橋絡配線１１の厚さは例えば１〔μｍ〕程度以下
、幅は例えば１０乃至２０〔μｍ〕程度以下に止するた
め、その架橋部分の長さは例えば１００［μ岳〕以下と
せざるを得す、更に前記工、チンク後のクシ造工程中の
取扱には特に注意が必要となる。
この様な橋絡配線は先に述べた如き光牛導砧子とトラン
ジスタ素子とを含む集イ責回路装置の配線形成には有用
な手段であり、その強度を向上して架橋部分の延伸を可
能にし、また信頼性を向上することが望まれている。
ジスタ素子とを含む集イ責回路装置の配線形成には有用
な手段であり、その強度を向上して架橋部分の延伸を可
能にし、また信頼性を向上することが望まれている。
ｉｄｌ 発明の目的
本発明は例えば光半導体素子とトランジスタ素子さを備
えてこれらの素子間の分離などのために設けられた溝状
領域を横断する橋絡配線を有する半導体装置に関して、
該橋絡配線の機械的強度が向上する構造を提供すること
を目的とする。
えてこれらの素子間の分離などのために設けられた溝状
領域を横断する橋絡配線を有する半導体装置に関して、
該橋絡配線の機械的強度が向上する構造を提供すること
を目的とする。
（ｐｉ 発明の構成
本発明の前記目的は、半導体基体面上に橋絡配線が設け
られて、該配線の橋絡部分の下面に該配線を形成する金
属と前記半導体基体との合金よりなる領域を備えてなる
半導体装置により達成される。
られて、該配線の橋絡部分の下面に該配線を形成する金
属と前記半導体基体との合金よりなる領域を備えてなる
半導体装置により達成される。
すなわち本発明は半導体基体例えばＩｎＰ基体上に例え
ば金（Ａｕ）系の金属を用いて橋絡配線パターンを配設
し、次いで加熱処理を加えることによって形成されるＡ
ｕ−ＩｎＰ合金化領域がＩｎＰ基体ｌこ溝状領域を形成
するエツチングに際して選択性を有することを利用して
、該合金化領域によって橋絡配線の補強を行なうもので
ある。
ば金（Ａｕ）系の金属を用いて橋絡配線パターンを配設
し、次いで加熱処理を加えることによって形成されるＡ
ｕ−ＩｎＰ合金化領域がＩｎＰ基体ｌこ溝状領域を形成
するエツチングに際して選択性を有することを利用して
、該合金化領域によって橋絡配線の補強を行なうもので
ある。
ｌｆ） 発明の実施例
以下本発明を実施例ζこより図面を参照して具体的に説
明する。
明する。
第３図（ａ＋乃至（ｅｌは本発明の実施例を示す平面図
及び断面図である。
及び断面図である。
第３図１ｂ＋及び（ｂｌ参照
ＩｎＰ基体２１の（ｉｏｏ）面上に例えば蒸着によって
金（Ａｕ）皮膜を設けて橋絡配線２２をパターニングす
る。ただしこの際に架橋部分の方向を〔１１０〕方向と
する。
金（Ａｕ）皮膜を設けて橋絡配線２２をパターニングす
る。ただしこの際に架橋部分の方向を〔１１０〕方向と
する。
次いで例えば温度５００［℃］、時間時間３問１ｂ＋に
示す如（ＡｕとＩｎＰとの合金よりなる領域２３を形成
する。
示す如（ＡｕとＩｎＰとの合金よりなる領域２３を形成
する。
第３図１ｂ＋ 、 ［ｃｌｌ及び［ｅｌ参照Ａｕよりな
る橋絡配線２２上に例えばアルミニウム（Ａｔ）よりな
る配線層２２Ａを積層する。次いでフォトリソグラフィ
法によって形成すべき溝の部分に開口を設けたレジスト
マスクを形成して、例えば硫酸（Ｈｚ ８０４ ） ：
過酸化水素水（ＨｔＯｔ） ：水（Ｈ，０）＝１ ：
８ ： １の混合液を用いてエツチングを行なう。この
エツチングによってＩｎＰ基体２１にはＹ−Ｙ／断面図
である第３図（ｅｌに示す如く逆メサ形の断面を有する
溝２４が形成される。一方合金領域２３は殆んどエツチ
ングされることなく第３図（山に示す如く橋絡配線２２
に接して残置される。
る橋絡配線２２上に例えばアルミニウム（Ａｔ）よりな
る配線層２２Ａを積層する。次いでフォトリソグラフィ
法によって形成すべき溝の部分に開口を設けたレジスト
マスクを形成して、例えば硫酸（Ｈｚ ８０４ ） ：
過酸化水素水（ＨｔＯｔ） ：水（Ｈ，０）＝１ ：
８ ： １の混合液を用いてエツチングを行なう。この
エツチングによってＩｎＰ基体２１にはＹ−Ｙ／断面図
である第３図（ｅｌに示す如く逆メサ形の断面を有する
溝２４が形成される。一方合金領域２３は殆んどエツチ
ングされることなく第３図（山に示す如く橋絡配線２２
に接して残置される。
第４図（ａｌ及び（ｂ＋は受光素子とＩｔ”ＥＴ素子と
を含む集積回路装置への本発明の実施例を示す模式平面
図及びＺ−Ｚ／断面図である。図において、３１は半絶
縁性Ｇ ａ Ａ ｓ基板、３２はｎ十型ＧａＡｓ層、３
４は高抵抗Ａｔ０．３ Ｇａ Ｏ，７Ａｓ層、３５は亜
鉛（′Ｚｎ）等の導入により形成されたｐ＋型領領域３
６はｎをＧａＡｓ層、３８は受光素子のｐ側電極、３９
はＦＥＴ素子のゲート電極、４０はＩｉ’ｌｌＴ素子の
ソース及びドレイン電極、４１は橋絡部分を含む配線、
４２は合金領域である。
を含む集積回路装置への本発明の実施例を示す模式平面
図及びＺ−Ｚ／断面図である。図において、３１は半絶
縁性Ｇ ａ Ａ ｓ基板、３２はｎ十型ＧａＡｓ層、３
４は高抵抗Ａｔ０．３ Ｇａ Ｏ，７Ａｓ層、３５は亜
鉛（′Ｚｎ）等の導入により形成されたｐ＋型領領域３
６はｎをＧａＡｓ層、３８は受光素子のｐ側電極、３９
はＦＥＴ素子のゲート電極、４０はＩｉ’ｌｌＴ素子の
ソース及びドレイン電極、４１は橋絡部分を含む配線、
４２は合金領域である。
本実施例は前記実施例と同様に合金領域４２を形成して
橋絡配線４１を補強している。更に橋絡配線４１の橋絡
部分が逆メサ形の断面形状を有する溝を横断することＩ
こよりて、素子間分離に必要な深さを最も短い架橋長さ
をもって得ることができる。
橋絡配線４１を補強している。更に橋絡配線４１の橋絡
部分が逆メサ形の断面形状を有する溝を横断することＩ
こよりて、素子間分離に必要な深さを最も短い架橋長さ
をもって得ることができる。
更に本実施例の如＜ＦＥＴ素子のゲート幅方向な橋絡配
線４１の架橋部分ｉこ対して直角をなす方向に設定・す
ることによって、ＦＥＴ素子直下のｎ型Ｇ ａ Ａ ｓ
層３６のエツチング端面は順メサ形をなして容易Ｉこ配
線が行なわれる。
線４１の架橋部分ｉこ対して直角をなす方向に設定・す
ることによって、ＦＥＴ素子直下のｎ型Ｇ ａ Ａ ｓ
層３６のエツチング端面は順メサ形をなして容易Ｉこ配
線が行なわれる。
Ｉｇｌ 発明の詳細
な説明した如く不発明によれは橋絡配線の機械的強度が
容易に補強されて、牛導体装置、特に光半導体素子とト
ランジスタ素子とを含んで素子間分離のために深い溝状
エツチング領域欠設ける文 ことが必要である光集積回路装置等の特性のび信頼性の
向上を推進することができる。
容易に補強されて、牛導体装置、特に光半導体素子とト
ランジスタ素子とを含んで素子間分離のために深い溝状
エツチング領域欠設ける文 ことが必要である光集積回路装置等の特性のび信頼性の
向上を推進することができる。
第１図（ａｌ及びｆｂｌは光集積回路装置の従来例を示
す断面図、８２図は橋絡配線の従来例を示す断面図、第
３図（ａｌ乃至［ｅｌは本発明の実施例を示す平面図及
び断面図、第４図（ａｌ及びｌｂｌは光集積回路装置に
かかる実施例を示す平面図及び断面図である。 図において、２１はＩｎＰ基体、２２及び２２Ａは橋絡
配線、２３は合金領域、２４は溝、３１は半絶縁性Ｇａ
Ａｓ基板、３２はｎ−１−型Ｇａ Ａｓ ｌｉｉ、３３
はｎ−型ＧａＡｓ層、３４は高抵抗ｈｔ ０．３ Ｇａ
０．７Ａｓ層、３５はｐ生型領域、３６はｎ型ＧａＡ
ｓ層、３８は受光素子のｐ側電極、３９はＦＥＴ素子の
ゲート電極、４０はＦＥＴ素子のソース及びドレイン電
極、４１は橋絡部分を含む配線、４２は合金領域である
。 ＃Ｉ区
す断面図、８２図は橋絡配線の従来例を示す断面図、第
３図（ａｌ乃至［ｅｌは本発明の実施例を示す平面図及
び断面図、第４図（ａｌ及びｌｂｌは光集積回路装置に
かかる実施例を示す平面図及び断面図である。 図において、２１はＩｎＰ基体、２２及び２２Ａは橋絡
配線、２３は合金領域、２４は溝、３１は半絶縁性Ｇａ
Ａｓ基板、３２はｎ−１−型Ｇａ Ａｓ ｌｉｉ、３３
はｎ−型ＧａＡｓ層、３４は高抵抗ｈｔ ０．３ Ｇａ
０．７Ａｓ層、３５はｐ生型領域、３６はｎ型ＧａＡ
ｓ層、３８は受光素子のｐ側電極、３９はＦＥＴ素子の
ゲート電極、４０はＦＥＴ素子のソース及びドレイン電
極、４１は橋絡部分を含む配線、４２は合金領域である
。 ＃Ｉ区
Claims (1)
- 半導体基体面上に橋絡配線が設けられて、該配線の橋絡
部分の下面に該配線を形成する金属と前記半導体基本と
の合金よりなる領域を備えてなることを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58145525A JPS6037149A (ja) | 1983-08-09 | 1983-08-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58145525A JPS6037149A (ja) | 1983-08-09 | 1983-08-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6037149A true JPS6037149A (ja) | 1985-02-26 |
Family
ID=15387231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58145525A Pending JPS6037149A (ja) | 1983-08-09 | 1983-08-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6037149A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6231143A (ja) * | 1985-08-02 | 1987-02-10 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JPS6265345A (ja) * | 1985-09-17 | 1987-03-24 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2022045354A (ja) * | 2020-09-08 | 2022-03-18 | アナログ・ディヴァイシス・インターナショナル・アンリミテッド・カンパニー | 磁気多回転センサおよび製造方法 |
-
1983
- 1983-08-09 JP JP58145525A patent/JPS6037149A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6231143A (ja) * | 1985-08-02 | 1987-02-10 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JPS6265345A (ja) * | 1985-09-17 | 1987-03-24 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2022045354A (ja) * | 2020-09-08 | 2022-03-18 | アナログ・ディヴァイシス・インターナショナル・アンリミテッド・カンパニー | 磁気多回転センサおよび製造方法 |
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