JPS61187363A - 光集積回路装置 - Google Patents
光集積回路装置Info
- Publication number
- JPS61187363A JPS61187363A JP60027823A JP2782385A JPS61187363A JP S61187363 A JPS61187363 A JP S61187363A JP 60027823 A JP60027823 A JP 60027823A JP 2782385 A JP2782385 A JP 2782385A JP S61187363 A JPS61187363 A JP S61187363A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- integrated circuit
- pin diode
- circuit device
- gaas
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
- H10F39/10—Integrated devices
- H10F39/103—Integrated devices the at least one element covered by H10F30/00 having potential barriers, e.g. integrated devices comprising photodiodes or phototransistors
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Light Receiving Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は０ＥＩＣ（光集積回路）、特に受光素子と電界
果トランジスタ（ＦＥＴ）を含む０ＥＩＣの構造に関す
る。
果トランジスタ（ＦＥＴ）を含む０ＥＩＣの構造に関す
る。
光半導体素子と電子素子を同一半導体基板上に集積する
と、浮遊容量等の影響が低減できるため、モノリシック
０ＥＩＣの構造に関する研究が活発化している。
と、浮遊容量等の影響が低減できるため、モノリシック
０ＥＩＣの構造に関する研究が活発化している。
第２図は従来例による、ＰＩＮダイオードとＭＥＳ−Ｆ
ＥＴを含む０ＥＩＣの断面図である。
ＥＴを含む０ＥＩＣの断面図である。
左側は受光素子でＰＩＮ（ｐ型−絶縁層−ｎ型構造）ダ
イオードを、右側はＭＥＳ−ＦＥＴ（Ｍｅｔａｌ Ｓｅ
ｍ１ｃｏｎｄｕｃｔｏｒ−Ｆｉｅｌｄ Ｅｆｆｅｃｔ
Ｔｒａｎｓｉｓｔ。
イオードを、右側はＭＥＳ−ＦＥＴ（Ｍｅｔａｌ Ｓｅ
ｍ１ｃｏｎｄｕｃｔｏｒ−Ｆｉｅｌｄ Ｅｆｆｅｃｔ
Ｔｒａｎｓｉｓｔ。
ｒ）を構成する。
図において、半絶縁性ガリウム砒素（Ｓ４−ＧａＡｓ）
基板ｌのＰＩＮダイオードを形成しようとする領域をエ
ツチングして段差を形成し、段差を覆って基板全面にｎ
” −Ｇａ Ａｓ層２と、ｎ−−ＧａＡｓ層３と、高抵
抗−アルミニウムガリウム砒素 （ＩＩＲ−Ａ
ｌｅ、 ｔＧａｏ、Ｊｓ）層４とを順次エピタキシャル
成長する。
基板ｌのＰＩＮダイオードを形成しようとする領域をエ
ツチングして段差を形成し、段差を覆って基板全面にｎ
” −Ｇａ Ａｓ層２と、ｎ−−ＧａＡｓ層３と、高抵
抗−アルミニウムガリウム砒素 （ＩＩＲ−Ａ
ｌｅ、 ｔＧａｏ、Ｊｓ）層４とを順次エピタキシャル
成長する。
ついでＰＩＮダイオード形成領域を耐蝕マスクで覆って
基板をエツチングし、ＰＩＮダイオード形成領域以外の
ｎ ”−ＧａＡｓ層２と、ｎ−−ＧａＡｓ層３と、ＨＲ
−Ａｌｏ、 ５Ｇａｏ、 ７ＡＳ層４とを除去するとＰ
ＩＮダイオードとＦＥＴ間に素子分離用の■溝１６が形
成される。
基板をエツチングし、ＰＩＮダイオード形成領域以外の
ｎ ”−ＧａＡｓ層２と、ｎ−−ＧａＡｓ層３と、ＨＲ
−Ａｌｏ、 ５Ｇａｏ、 ７ＡＳ層４とを除去するとＰ
ＩＮダイオードとＦＥＴ間に素子分離用の■溝１６が形
成される。
ＦＥＴはエツチングにより露出した基板１のＦＥＴ形成
領域にアンドープのＧａＡｓ層２５と、ｎ −ＧａＡｓ
層６を順次エピタキシャル成長し、Ｆ Ｅ Ｔ ｔｌ域
以外の部分には５ｉＪ４層７を被着し、ついでｎ−Ｇａ
Ａｓ層６上にＡＩよりなるゲート電極８と、金／金ゲル
マニウム（Ａｕ／ＡｕＧｅ）よりなるソース電極９、ド
レイン電極１０を形成して構成される。
領域にアンドープのＧａＡｓ層２５と、ｎ −ＧａＡｓ
層６を順次エピタキシャル成長し、Ｆ Ｅ Ｔ ｔｌ域
以外の部分には５ｉＪ４層７を被着し、ついでｎ−Ｇａ
Ａｓ層６上にＡＩよりなるゲート電極８と、金／金ゲル
マニウム（Ａｕ／ＡｕＧｅ）よりなるソース電極９、ド
レイン電極１０を形成して構成される。
ＰＩＮダイオードは受光部のＳｉ：＋ＬＬ１２開口し、
ＨＲ−Ａｌｏ、 ３Ｇａｏ、 ７ＡＳ層４に亜鉛（Ｚｎ
）を拡散してｐ壁領域１）を得る。ｐ壁領域１）の上に
ｐ型側電極としてへｕ／Ｚｎ／Ａｕ層１２、金／チタン
（Ａｕ／Ｔｆ） １３と、ｎ”−ＧａＡｓ層２の上にｎ
型側電極としてＡｕ／ＡｕＧｅ層１４を形成して構成さ
れる。
ＨＲ−Ａｌｏ、 ３Ｇａｏ、 ７ＡＳ層４に亜鉛（Ｚｎ
）を拡散してｐ壁領域１）を得る。ｐ壁領域１）の上に
ｐ型側電極としてへｕ／Ｚｎ／Ａｕ層１２、金／チタン
（Ａｕ／Ｔｆ） １３と、ｎ”−ＧａＡｓ層２の上にｎ
型側電極としてＡｕ／ＡｕＧｅ層１４を形成して構成さ
れる。
つぎにＦＥＴとＰＩＮダイオードを結ぶ配！１５を、５
ｉＪ４層７上に八ｌでゲート電極８とＡｕ／Ｔｉ層１３
間層形３間る。この配線は■溝１６の谷に沿って形成さ
れる。
ｉＪ４層７上に八ｌでゲート電極８とＡｕ／Ｔｉ層１３
間層形３間る。この配線は■溝１６の谷に沿って形成さ
れる。
従来例の○ＥＩＣでは、ＦＥＴとＰＩＮダイオードを構
成する層構造の形成を別々のエピタキシャル成長で行う
ため、製造工程数が多く、また構造も複雑であった。
成する層構造の形成を別々のエピタキシャル成長で行う
ため、製造工程数が多く、また構造も複雑であった。
上記問題点の解決は、ヘテロ接合を有する多層半導体結
晶に該同一のヘテロ接合を用いて、光半導体素子と電子
素子を形成してなる光集積回路装置により達成される。
晶に該同一のヘテロ接合を用いて、光半導体素子と電子
素子を形成してなる光集積回路装置により達成される。
前記光半導体素子がヘテロ接合ＰＩＮホトダイオード、
前記電子素子かヘテロ接合電界効果トランジスタよりな
る０ＢＩＣには特に有効である。
前記電子素子かヘテロ接合電界効果トランジスタよりな
る０ＢＩＣには特に有効である。
受光素子としてのＰＩＮダイオードは、光が吸収されな
い禁制帯幅の大きいウィンド層を最上層にしたヘテロ接
合を有する構造が有利である。
い禁制帯幅の大きいウィンド層を最上層にしたヘテロ接
合を有する構造が有利である。
このようなＰＩＮダイオードを用いた場合も、従来の０
ＢＩＣではヘテロ接合が基板内にあるのに、単に普通の
ＦＥＴの構造を採用していた。
ＢＩＣではヘテロ接合が基板内にあるのに、単に普通の
ＦＥＴの構造を採用していた。
本発明では、０ＥＩＣ内に折角存在するヘテロ接合を用
いてＨＢＭＴ（高電子易動度トランジスタ）を形成する
。このようにすると受光素子と電子素子を同じ層構造を
用いて形成できるので、エピタキシャル成長は１回でよ
く、従って製造が容易に、構造が簡単に、かつ高速応答
が可能になる。
いてＨＢＭＴ（高電子易動度トランジスタ）を形成する
。このようにすると受光素子と電子素子を同じ層構造を
用いて形成できるので、エピタキシャル成長は１回でよ
く、従って製造が容易に、構造が簡単に、かつ高速応答
が可能になる。
第１図は本発明による、ＰＩＮダイオードとＨＥＭＴを
含む０ＢＩＣの１部所面を示す斜視図である。
含む０ＢＩＣの１部所面を示す斜視図である。
従来例と同様、左側は受光素子でＰＩＮダイオードを、
右側はＨＥＭＴを構成する。
右側はＨＥＭＴを構成する。
図の構造を得るためのプロセスの概要はつぎの通りであ
る。
る。
（１）ｐ”型領域形成
５Ｉ−ＧａＡｓ基板２１上のＰＩＮり□゛イオード形成
しようとする領域にＺｎを拡散、またはベリリウム（Ｂ
ｅ）をイオン注入してｐ゛型領領域２２形成する。
しようとする領域にＺｎを拡散、またはベリリウム（Ｂ
ｅ）をイオン注入してｐ゛型領領域２２形成する。
（２）結晶成長
分子線エピタキシャル成長（ＭＢＥ）法、または有機金
属気相成長（ＭＯＣＶＤ）法により、アンドープのｐ−
ＧａＡｓ層２３． ｎ−Ａ１０． ｍＧａｏ、 ７１５
層２４、ｎ−ＧａＡｓ層２５を順次成長する。
属気相成長（ＭＯＣＶＤ）法により、アンドープのｐ−
ＧａＡｓ層２３． ｎ−Ａ１０． ｍＧａｏ、 ７１５
層２４、ｎ−ＧａＡｓ層２５を順次成長する。
各層のキャリア濃度（ｃｍ−’） と厚さ （μｍ）
は（ｃｍ−”） （μｍ） ｐ−ＧａＡｓ Ｊｉ２３ ・３．５０ｎ−Ａ１０
．：＋Ｇａｏ、？八Ｓ 層２へ： ２ｘｌＯ１８
０−，０６ｎ −ＧａＡｓ 層２５
： ２ｘｌＯ” ０．０５である。
は（ｃｍ−”） （μｍ） ｐ−ＧａＡｓ Ｊｉ２３ ・３．５０ｎ−Ａ１０
．：＋Ｇａｏ、？八Ｓ 層２へ： ２ｘｌＯ１８
０−，０６ｎ −ＧａＡｓ 層２５
： ２ｘｌＯ” ０．０５である。
（３）素子間分離
ＰＩＮダイオードとＨＥＭＴのそれぞれの領域にメサを
形成して素子間分離を行う。
形成して素子間分離を行う。
（４） オーミックコンタクト形成
ＰＩＮダイオード受光部のｎ−ＧａＡｓ層２５を除去し
、ＰＩＮダイオードのｐ型側電極としてＡｕ／Ｚｎ／Ａ
ｕ層２６を形成する。
、ＰＩＮダイオードのｐ型側電極としてＡｕ／Ｚｎ／Ａ
ｕ層２６を形成する。
つぎに基板表面にＡｕ／ＡｕＧｅ層２７を蒸着し、パタ
ーニングしてＰＩＮダイオードのｎ型側に２７Ａ１ＨＥ
ＭＴのソース、ドレインに２７３．２７Ｄを形成し、２
７Ａ 、２７Ｓ 、２７Ｄを覆ってＡｕ／Ｔｉ層２８Ａ
、２ＢＳ、２８Ｄを被着して各電極を形成する。
ーニングしてＰＩＮダイオードのｎ型側に２７Ａ１ＨＥ
ＭＴのソース、ドレインに２７３．２７Ｄを形成し、２
７Ａ 、２７Ｓ 、２７Ｄを覆ってＡｕ／Ｔｉ層２８Ａ
、２ＢＳ、２８Ｄを被着して各電極を形成する。
ｆ５） Ａｌショットキゲート形成と配線＾１５２９
を用いて、ゲート電極２９ＧとＰＩＮダイオードのｎ型
側電極とＨＥＭＴのゲートを結ぶ配線２９−を形成する
。
を用いて、ゲート電極２９ＧとＰＩＮダイオードのｎ型
側電極とＨＥＭＴのゲートを結ぶ配線２９−を形成する
。
ｐ ”−ＧａＡｓ層２３は、ＨＥＭＴにおいては電子供
給層ｎ−ＡｌＧａＡｓ層２４より電子が供給されて２次
元電子ガス（２ＤＥＣ，）ｊｉＪが形成される。
給層ｎ−ＡｌＧａＡｓ層２４より電子が供給されて２次
元電子ガス（２ＤＥＣ，）ｊｉＪが形成される。
このｐ−ＧａＡｓ層２３はＨＥＭＴだけの場合はもっと
薄＜０．５μｍ程度でよいが、０ＢＩＣの場合は受光部
において０．８μｍの波長の光が十分吸収できるように
厚くしている。
薄＜０．５μｍ程度でよいが、０ＢＩＣの場合は受光部
において０．８μｍの波長の光が十分吸収できるように
厚くしている。
実施例においては、ＧａＡｓ系の半導体について説明し
たが、インジウム燐（ｒｎＰ）系等その他の半導体につ
いても本発明は適用可能である。
たが、インジウム燐（ｒｎＰ）系等その他の半導体につ
いても本発明は適用可能である。
以上詳細に説明したように本発明による０ＢＩＣでは、
１回の結晶成長により、ＦＥＴとＰＩＮダイオードを同
時に形成できるため、プロセスが極めて容易に、かつ構
造が簡単になり歩留りを含めた生産性が向上する。
１回の結晶成長により、ＦＥＴとＰＩＮダイオードを同
時に形成できるため、プロセスが極めて容易に、かつ構
造が簡単になり歩留りを含めた生産性が向上する。
第１図は本発明による、ＰＩＮダイオードとＨＥＭＴを
含む０ＥＩＣの１部所面を示す斜視図、第２図は従来例
による、ＰＩＮダイオードとＭＥＳ−ＦＥＴを含む０Ｂ
ＩＣの断面図である。 図において、 ２１は５ｌ−ＧａＡｓ基板、 ２２はｐ゛型領領域 ２３はｐ −−ＧａＡｓ 層、 ２４はｎ −Ａ１０． ：＋Ｇａｏ、Ｊｓ層、２５はｎ
−ＧａＡｓ層、 ２６はＡｕ／Ｚｎ／ＡＵ層、 ２７はＡｕ／ＡｕＧｅ Ｈｌ ２８はＡｕ／Ｔｉ層、 ２９は＾１層
含む０ＥＩＣの１部所面を示す斜視図、第２図は従来例
による、ＰＩＮダイオードとＭＥＳ−ＦＥＴを含む０Ｂ
ＩＣの断面図である。 図において、 ２１は５ｌ−ＧａＡｓ基板、 ２２はｐ゛型領領域 ２３はｐ −−ＧａＡｓ 層、 ２４はｎ −Ａ１０． ：＋Ｇａｏ、Ｊｓ層、２５はｎ
−ＧａＡｓ層、 ２６はＡｕ／Ｚｎ／ＡＵ層、 ２７はＡｕ／ＡｕＧｅ Ｈｌ ２８はＡｕ／Ｔｉ層、 ２９は＾１層
Claims (3)
- （１）ヘテロ接合を有する多層半導体結晶に該同一のヘ
テロ接合を用いて、光半導体素子と電子素子を形成して
なる光集積回路装置。 - （２）前記光半導体素子がヘテロ接合ＰＩＮホトダイオ
ードであることを特徴とする特許請求の範囲第１項記載
の光集積回路装置。 - （３）前記電子素子がヘテロ接合電界効果トランジスタ
であることを特徴とする特許請求の範囲第１項記載の光
集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60027823A JPS61187363A (ja) | 1985-02-15 | 1985-02-15 | 光集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60027823A JPS61187363A (ja) | 1985-02-15 | 1985-02-15 | 光集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61187363A true JPS61187363A (ja) | 1986-08-21 |
Family
ID=12231669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60027823A Pending JPS61187363A (ja) | 1985-02-15 | 1985-02-15 | 光集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61187363A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62193276A (ja) * | 1986-02-20 | 1987-08-25 | Canon Inc | 光電変換装置 |
| JPS63182851A (ja) * | 1987-01-24 | 1988-07-28 | Agency Of Ind Science & Technol | 光半導体装置 |
| JPS63182850A (ja) * | 1987-01-24 | 1988-07-28 | Agency Of Ind Science & Technol | 光半導体装置の製造方法 |
| EP0258530A3 (de) * | 1986-09-01 | 1990-04-25 | Licentia Patent-Verwaltungs-GmbH | Photoempfänger |
-
1985
- 1985-02-15 JP JP60027823A patent/JPS61187363A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62193276A (ja) * | 1986-02-20 | 1987-08-25 | Canon Inc | 光電変換装置 |
| EP0258530A3 (de) * | 1986-09-01 | 1990-04-25 | Licentia Patent-Verwaltungs-GmbH | Photoempfänger |
| JPS63182851A (ja) * | 1987-01-24 | 1988-07-28 | Agency Of Ind Science & Technol | 光半導体装置 |
| JPS63182850A (ja) * | 1987-01-24 | 1988-07-28 | Agency Of Ind Science & Technol | 光半導体装置の製造方法 |
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