JPS603719B2 - 電荷結合形メモリ及びその駆動方法 - Google Patents

Description

【発明の詳細な説明】

本発明は、電荷結合形メモリに関し、同一チップ上にＩ
Ｃ化された駆動装置によりディジタル情報をメモリの中
央部を境に双方向に読出すことにより平均アクセス時間
を１／２に短縮できる電荷結合形メモリと、この種のメ
モリを実現し得る構造と、この種のメモリを駆動させる
方法に関する。 電荷結合形メモリ（以下、ＣＣＤメモリと配す）は、一
般に入力部から、サンプリングによりディジタル情報と
して注入された電荷が、ＣＣＤの表面に近い電位の井戸
に貯えられ、非熱平衡状態の半導体表面の領域を空乏層
の拡がりを有する爵位の井戸に沿って、順次一方向に転
送されるシフトレジスタ（以下、ＣＣＤレジスタと記す
）から構成される。 上記のＣＣＤレジスタを並列に配置した構造のもの（Ｓ
Ｓ）は並列のディジタル情報を同時に一時記憶できるシ
ステムとして公３句である。あるいは、１列のＣＣＤレ
ジスタにシリアルな形で情報を書込み、書込んだ情報を
そのレジスタと並列に配置されたＣＣＤレジスタを介し
て並列に転送させ、再び１列に配置されたＣＣＤレジス
タを通してシリアルに読出しを行うシリアル１パラレル
・シリァル（Ｓ塔）構造のものもある。これらのＣＣＤ
メモリは情報の伝達やシリアルな形で行なわれるため、
外部から、例えば中央処理装置（以下、ＣＰＵと記す）
から「アドレス信号を送出した後、読出されるまでのア
クセスタイムは前記ＳＳの場合、ＣＣＤレジスタ内で転
送に要するビット数に依存し「最悪の場合、レジスタの
ビット数Ｎｓだけ、転送する時間に等しくなる。一方、
前記ＳＰＳの場合には、最悪の場合１列のレジスタのビ
ット数Ｎｓと並列に配置されたＣＣＤレジスタのビット
数ＮＰを転送させるのに要する時間がアクセスタイムに
なる。前者の場合、平均のアクセスタイムは、Ｎｓ／２
を転送しうる時間になり、後者の場合には、（Ｎｓ＋Ｎ
Ｐ）／２を転送しうる時間になる。このようなＳＳある
いは、ＳＰＳ構造のメモリには、ＭＯＳＦＥＴやＢＢＤ
形のものが従来さら提供されているが、情報の転送速度
が遅いと云う欠点がある。従来の一方向の転送を有する
ＣＣＤレジスタの構造が第１図ａ，ｂに示されており、
その駆動波形が第１図ｃに示されている。第１図ａにお
いて、Ｐ形シリコン基板１０の表面に酸化膜１２を介し
てゲート電極】３ａ又は１３ｂが設けられ、１３ａの電
極下には、高濃度の不純物層Ｐ＋領域１１が設けられ電
極１３ａの半導体基板表面電位は電極１３ｂ下の電位よ
りも浅いため、電極ぐ，に０電極め２ に正の電圧ＶＰ
を印加すると、半導体基板表面にこのＶＰに応じて空乏
層の分布１４が発生する。この電位分布は第１図ｃの時
刻ら，に対応する。時刻ｔ２２に推移すると、半導体基
板表面の電位の分布は１５になり、１４ａの電位の井戸
に蓄えられていた少数キャリア１６は電位の井戸１５ｂ
を伝わって、より深い電位の井戸１５ａに転送される。
以後この繰り返し動作により１７の方向へ少数キャリャ
電荷は転送される。第１図ｂでは、０，又は０２の電極
下の半導体基板表面電位の差を設けるために、それぞれ
の電極１３ａの下の酸化膜を電極１３ｂ下のそれよりも
厚くする構造を成している。かようにすることによって
、第１図ａのＣＣＤレジスタと同じ転送動作が得られる
。第１図ａ，ｂに示す２つの型のいずれも単方向の転送
のみが可能である。このような構造を有するＣＣＤレジ
スタをＳＳ形メモリシステムに用いると、最悪の場合の
アクセスタイムは１列のＣＣＤレジス夕のビット数Ｎｓ
を転送せしめるのに要する時間となり、ビット数Ｎｓが
大きくなるにつれ「メモリシステムの性能が低下する。
本発明の目的は、ＣＣＤレジスタの転送方向に双方向性
を持たせることにより平均アクセスタイムを従来のシリ
アルな一方向の転送のみを有する構造のものの１／２に
短縮できる電荷結合メモリを提供することにある。 本発明によれば、ＣＰＵからの書込み命令信号により、
電荷結合形メモリに並列に供繋責されるディジタル情報
は、シソアルな形で小方向に時に書込まれ、ＣＣＤレン
ジスタ内に蓄えられる。 各ＣＣＤレジスタは、中央部を境に片側（以後ＡのＣＣ
Ｄレジスタと呼ぶ）は書込み時とは逆の方向に転送でき
、他方の側（以後ＢのＣＣＤレジスタと呼ぶ）は「書込
み時と同方向に転送できるようなＣＣＤレジス夕よりな
り、これらにはかような転送を行わしめる駆動波形がＣ
ＣＤレジスタとは分離して、設けたアナ。グスィツチ「
クランプ回路及びパルス発生器から成る駆動装置から供
給される。電荷結合デバイス（以下、ＣＣＤと記す）の
構造を有するＣＣＤレジス夕には、情報を伝達させるた
めに、本質的に、パルス発生回路の複雑性を避けるため
に、２相の転送用駆動パルスが供給される。Ａのレジス
タ部には、Ｐ形半導体基板に、高濃度の不純物層Ｐ＋が
一面に形成されていて「外部から供給する駆動パルスに
より、電位の井戸が形成される。即ち「Ｐ十層上に絶縁
膜を介して配列しれたゲーム電極群の内ト隣り合う対の
電極には、直流バイアスＶ８の電圧差を有する同相のパ
ルスを印加し、他の隣り合う対の電極にも、同電位ＶＢ
のバイアス電圧差を有する同相のパルスを加え、お互い
に１８０Ｑの位相差をもつ矩形パルスにすることにより
、対の電極下には、直流バイアスＶＢに対応した表面電
位の差が生じ、他の対の電極下にも、同一方向に同じ表
面電位の差が生じるため、一方の対電極下の電位が他方
のそれよりも深い電極下へ情報の転送が起こる。即ち、
一方へ情報が転送される。逆方向へ情報を転送する場合
には、それぞれの対電極へ加える直流バイアスを逆転さ
せることによって、転送方向を書込み時と逆にせしめう
る。他方、ＢのＣＣＤレジスタ部では、一つの電極下の
一部のみに、不純物層ｒを形成し、そのＰ＋層の表面電
位は、Ｐ＋の無い部分のそれよりも浅いため、製造段階
でＰ＋層の濃度を制御することにより、ＶＢに対応する
電位差が一つの電極下に生じ、電荷転送の方向が一義的
に決まる、ＢのＣＣＤレジスタ部の構造は、第１図ａに
示す構造と同じである。２つの駆動電極に、ＡのＣＣＤ
レジスタ転送パルスと同期した位相の１８０ｏ異なる転
送用パルスが印加されると、電位の深い方向へ情報は転
送される。 このような、ＣＣＤレジスタ構造を持たせ、それに対応
した転送パルスをゲート電極へ印加する駆動装置により
ＣＣＤメモリを構成すると、書込み時には一方向に転送
を行い、読出し時には、レジス夕の中央部を境に対称な
方向へ転送を行いうるため、情報の読出し１こ必要な平
均アクセスタイムを単方向の議出しＣＣＤレジスタのそ
れの半分に短縮できる。以下図面を参照して本発明を詳
明に説明する。 本明細書でま本発明をシＩＪコン（以下、Ｓｉと記す）
半導体中に形成した電荷結合デバイスに関連して説明す
るが、本発明はＣＣＤを作りうる物質ならばどの様な物
質を用いても実施できる。また、この明細書では、Ｐ形
導電性のＳＩ基板を用にる例について説明しているが、
本発明はｎ形導電性の物質を用いても実施できる。第２
図に、本発明の一実施例を示す。 ｎ個の並列に配置されたＣＣＤレジスタ７２のそれぞれ
に「入力増中器７１、入力手段１０３、出力手段１０４
，１０５、出力制御回路６７，６８、６９，７０、更に
、外部から制御信号？ｏを受けてＣＣＤレジスタの駆動
パルス◇，ａ， Ｊｉｂ，？凶， ？２ｂ，少，，ぐ２
を発生する駆動制御手段１０６から構成されている。入
力増中器７１は、ＴＴＬレベルの電圧を有するディジタ
ル信号Ｄ１，…Ｄｉｎを反転し、かつＣＣＤレジスタ７
２へサンプル入力可能なしベルの電圧ＶＩへ変換するＭ
ＯＳ型増中器である。出力制御回路６７，６９は、それ
ぞれＣＣＤレジスタ７２に隣接される２つの出力手段１
０５，１０４から読出される出力信号ＯＲ，ＯＬを反転
かつＴＴＬレベルへ変換するィンバータである。ィンバ
ータ６７，６９において反転された論出し信号Ｐ２，Ｐ
Ｉは、それぞれゲート回路６８，７０において、外部装
置から供給されるアドレス信号Ａ，２，Ａ，．によりい
ずれかのみが選択されて、“１”又は“０”のディジタ
ル化された時系列信号ＤＯ．・・・Ｄｏｎとして順次読
み出される。以下、第２図に示したＣＣＤメモリの動作
を順を追って説明する。始めに、ＣＣＤレジスタ７２の
内部構造を明らかにする。第３図は、ＣＣＤレジスタ７
２の中央部近傍の断面図である。本発明の実施例では、
１列のＣＣＤレジスタのビット数をｍとする。ビット数
の説明は後述する。ＣＣＤレジスタ７２は、Ｐ型半導体
基板１０の上面に高濃度の領域Ｐ＋層１１を部分的に設
け、例えば、Ｓｉ０２の如き絶縁膜１２を介して、ゲ−
ト電極１３が離散的に配列された構造を有する。 Ｐ＋層の領域１１は、基板の一方の半面Ａ（以後Ａ面と
呼ぶ）には一様に形成され、他方の半面（以後Ｂ面と呼
ぶ）には、各導電性ゲーム電極１３の下に、ＣＣＤレジ
スタの中心部Ｘ−Ｘｋ近い側に島状に形成される。この
ような構成では、高不純物濃度の領域１１の表面電位は
、同じゲート電圧に対して同電位を示し、絶縁膜１２の
下がＰ形基板の領域は「他の半導体の部分の領域よりも
電位が深くなる。従って、ＣＣＤレジスタのＢ面では、
ゲート電極１３に等しい正の電圧を印加するのみで電位
の井戸が形成される。Ａ面には、一様な空乏層が拡がる
だけなので「電位の井戸を形成するためには、隣接する
ゲート電極１３に異なる電圧を印加する必要がある。第
４図に各ゲート電極に印加すべき駆動波形を示す。期間
Ｔ，では、第３図ａに示す１の方向へ電荷を転送する動
作波形を示し、期間Ｌでは、Ａ面に記憶されているディ
ジタル信号を２の方向へ、Ｂ面の記憶されているディジ
タル信号を３の方向へ転送する動作波形を示している。
１の方向へ電荷、即ちメモリの情報を表わすディジタル
信号を転送するときの動作を考える、Ａ面のＣＣＤレジ
スタの隣接する電極◇．ａ，？，ｂあるいはぐ２ａ，
？２ｂには電位の井戸を形成するために直流バイアスＶ
Ｂの電圧差を設て電圧を印力０する。 即ち、？，ｂ，ぐ２ｂの電圧をこれぞれ少，ａ，ぐ２ａ
の電圧よりＶＢだけ大きな電圧としてゲート電極１３に
印加すると、直流バイアスＶＢに対応した電位の障壁が
で，ａと少，ｂ，ぐれと◇幼との間に生まれる。ここで
は、少，ａとめ，ｂ、及び？２ａと？偽を一対のゲート
電極と想定し、２相クロック動作のみを考える。３相な
いし４相のクロックパルス波形を供給するメモリシステ
ムは、その周辺回路が複雑になる欠点があるため、本発
明の実施例では、外部からＣＣＤメモリへ供給するパル
ス群を極力減少させるメモリシステムを構成する。 ２相ク。 ツク動作では、で，ａとめ，ｂ，ぐ２ａ，ぐ２ｂに逆相
の電圧を加える動作方式が一般的であり、クロック供給
源回路の複雑性を避けるため、本発明の実施例でもこの
方式を用いる。第４図は、その２相のクロック波形を示
している。時刻上，では」ぐ，？ぐ，ａにＶＰ，Ｊｉｂ
にはＶＰ＋Ｖｓ，Ｊ２，め２ａに０，め２ｂにはＶＢの
電圧が印加されるため、半導体基板１０と絶縁膜１２と
の界面に生じる電位分布は、第３図ａの破線量４に示す
ようになる。ここに？，とめ２は？，ａ，少，ｂと◇２
ａ， ◇２ｂと全く同相のパルス列である。時刻ｔ２に
推移すると、電位分布は実線１５のように変わる。Ａ面
のＣＣＤレジスタでは、電位の井戸１５汎こ蓄えられて
いた電荷１６′が新しくめ２ｂが印加されるゲート電極
下に形成された電位の井戸１５ａに転送され、電荷１６
として蓄えられる。この電荷がディジタル信号として意
味を持つためには、該半導体１０が非熱平衡状態の動作
に限定されることは、ＣＣＤの基本原理として明らかで
ある。他方、Ｂ面のＣＣＤレジスタでは、この期間に電
位の井戸１５ｂ′に蓄えられていた信号電荷１７′が新
しく形成された。め２電極下の電位の井戸１５ｂに転送
され、電極１７として蓄えられる。以下、この繰り返し
パルスが第４図に示すように印加され、信号電荷は、順
次１の方向へと転送される。Ａ面にある信号電荷が境界
Ｘ−Ｘ′を通過してＢ面へと通過する際には、高不純物
濃度の半導体領域１１の上のゲート電極にＶＢを印加し
たときの表面電位と「低濃度の領域１８の上のゲート電
極電圧が０のときの表面電位が大略等しくなるようにＶ
Ｂを設定し、高木純物濃度領域１１の上のゲート電極に
ＶＰ十Ｖ８を印加したときの表面電位と、低不純物濃度
領域１０の上のゲート電極にＶＰを印加したときの表面
電位が大略等しくなるように、不純物層１１の濃度を制
御することが望ましい。信号電荷が境界×−Ｘ′を通過
してＡ面からＢ面へ移されても、ディジタル信号は、引
き続き１の方向へ転送される。以上のクロック波形によ
る転送動作は、Ａ面においてもＢ面と同様の転送が行な
われ、本質的に２相のクロック動作を示している。時刻
ｔｏの書込み動作開始後、ｍビットの転送が行なわれる
。１ビットは、隣接するめ，ａ，Ｊ，ｂとめ２ａ，ぐ２
ｂあるし「はぐ・と少２の電極１対を表わすものとする
。 前記のようにしてＣＣＤレジスタ内へ信号電荷の書込み
が終了すると期間Ｔ２では、情報を記憶し、信号電荷の
転送は行なわれない。即ち、時刻ｔｏにおいて書込みが
始動され、期間Ｔ，の間は、前述のようにして書込みが
行ななわれ、時間Ｔ２に移ると読出し命令信号が供給さ
れるまで、ＣＣＤレジスタ内に信号電荷が蓄積される状
態になる。時刻ｔｏにおいて議出し命令信号？ｃにより
再びＣＣＤは転送動作に移り、ＣＣＤレジス夕内に記憶
されていたディジタル情報は、後述する出力手段を経て
謙出される。以下「 この論出しが行なわれる転送動作
を説明する。時刻ｔ３では、半導体基板表面電位は第３
図ａの１５に示すような電位分布を成しており、信号電
荷は「 １５ａは３５ｂの電位の井戸に蓄えられている
。書込み命令？ｃにより、転送動作に入り時刻ｔ４１こ
移ると「半導体基板表面電位は第３図ｂの１Ｓ‘こ示す
電位分布になる。即ち「 １５ｂの電位の井戸に蓄えら
れていた信号電荷１７はそのまま？２のゲート電極下に
記憶されている。１５ａの電位の井戸に蓄積されていた
信号１６は、◇２ａのゲート電極下１５ｃの電位の井戸
に移される。 更に、時刻が推移してｔ５になると、半導体基板表面電
位は、第３図ｃの！５に示す電位分布に変わる。従って
、１５ｃの電位の井戸に記憶されていた信号電荷１６‘
ま、竃５ｄの電位の井戸へ転送され、亀５ｂの電位の井
戸に記憶されていた信号電荷１７は、電位の井戸１５ｅ
に転送される。以下、この繰り返し動作が行なわれ、Ｃ
ＣＤレジスタの中心部Ｘ−Ｘ′を線対称にして、Ａ面の
ディジタル信号は２の方向へ、Ｂ面のそれは、３の方向
へと転送される。２の方向は、情報の書き込み時の方向
１とは反転しているため、Ａ面、Ｂ面の情報の読出し‘
こ要する最大ビット数はｍノ２ビットに等しくなる。 従釆の１列のＣＣＤシフトレジスタでは、シリアルな一
方向の議出しのため、最大議出しビット数がｍビットで
あるのに対し、本発明のＣＣＤレジスタでは、半減する
ために、論出し命令を供与してから、所望のディジタル
信号がＣＣＤレジスタの出力信号として検出されるまで
の時間、即ちアクセスタイムが大幅に短縮される。該Ｃ
ＣＤレジスタは第２図に示すように並列にｎ個配列され
、これらは同時に並列に書込み、又は読出し動作を行う
、即ち、ｎ個の入力ディジタル信号Ｄ１．・・・Ｄｉｎ
は、ＣＣＤメモリ内へ並列に同時記憶が行なわれ、各レ
ジスタのアクセスタイムは最大でもｍ／２ビットのシフ
ト動作を行うに要する時間に等しい。次に、ＣＣＤメモ
リを構成する駆動制御手段１０６の説明を行う。 第４図に示したＣＣＤメモリを駆動する波形少，，◇２
，？・ａ， Ｊｉｂ，？柵Ｊ２ｂは、第５図に示す駆
動制御手段により供給される。第５図の破線部１０６は
、第２図の１０６に対応している。７２は第２図のＣＣ
Ｄレジスタ本体と同一物を表わしている。 外部から、例えばＣＰＵから供与される書込・議出し制
御信号ＪｃはＴＴＬレベルからＭＯＳレベル増中器７３
を介して増中されでｃ′として５０の接続端子に供給さ
れる。この制御信号めｃ′は、駆動源５４が発生する駆
動パルス列少，又はその反転出力パルス列◇２を制御し
て、書込み又は読出し過程における転送パルス列０．ａ
，Ｊ，ｂ，？２ａ，ぐ２ｂを発生す目的に使用される。
５２は少，のパルス列を反転増幅する増幅器であり、通
常のＭＯＳＦＥＴで構成される。 破線１０１は駆動源５４の発生するパルス列を５８ａの
電源電圧Ｖ８にクランプするためのクランプ回路である
。この電圧ＶＢは、第４図に示す直流バイアス電圧に一
致する。クランプ動作はぐ，の電圧が０のとき、ダイオ
ード５７ａが導適状態になりキャパシタ６０ａの端子間
にＶＢの電圧を充電する。？，の電圧がＶＰになると、
抵抗５９ａとキャパシタ６０ａの時定数ＣＲが充分大き
くなるよう回路定数を設定すると、端子４５の電位はＶ
Ｂよりも高くなるためにダイオード５７ａは非導通の状
態になり、キャパシタＣの端子電圧は放電時間の許す範
囲内でほぼＶＢの電圧を保持する。従って、共通端子０
からみた４５の端子電圧はＶＦ＋ＶＢに上昇する。次に
◇，の電圧が再び０に下っても、４５の端子電圧はＶＢ
の電圧値を維持する。以後、この繰り返し動作を行い、
４５の端子には、ＶＢを基準にして振幅ＶＰを有するパ
ルス列を発生する。第４図のＴ，．Ｌの期間では、？，
ｂのパルス列、Ｔ３の期間ではぐ，ａのパルス列が一連
のパルス列として端子４５に生成する。同様にして、稔
子４６にもクランプ回路１０２を介して、ぐ，の反転パ
ルス列？２が直流バイアスＶＢだけバイアスされたパル
ス列として発生する。クランプ回路１０２を構成する回
路素子として、抵抗５９ｂ、キャパシタ６０Ｍま、クラ
ンプ回路１０１の回路定数と全く同じ値とし、ダイオー
ドは５７ａとターン・オン電圧、順方向抵抗、逆方向抵
抗、ジャンクション容量等電気的特性の等しい素子を用
いるものとする。バイアス電源５８ｂは５８ａと共通の
電源を使用する。具体的に、端子４６には、第４図のＴ
，，Ｔ２の期間では、ぐ２ に対してＪ２ｂのパルス列
、Ｔ３の期間では、で凶のパルス列が一連のパルス列と
して発生する。かように発生したパルス列少，とぐ２及
び端子４５と４６のパルス列は、外部から供給される制
御信号ぐｃ′によって制御を受ける。制御信号ぐｃ′は
反転増幅器５１により反転されて他の一つの制御信号◇
ｃ′を供給する。反転増幅器５１は、５２と同タイプの
ＭＯＳＦＥＴで構成できる。従って、？ｃ′と少。′の
最大電圧を等しくすることは容易に実現可能である。こ
れら２つの制御信号０ｃ′又はぐｃ′は、それぞれアナ
ログスイッチ群５６ａ，５６ｂ，５６ｃ，５６ｄあるい
は５５ａ，５５ｂ，５５ｃ，５５ｄに供給される。アナ
ログスイッチ群５５ａ，５５ｂ，５５ｃ，５５ｄは制御
信号でｃ′により同時にオン・オフする。同様に、アナ
。グスィッチ群５６ａ，５６ｂ，５６ｃ，５６ｄも制御
信号？ｃ′により同時にオン・オフする。２つのアナロ
グスイッチ群５５ａ，５５ｂ，５５ｃ，５５ｄと５６ａ
，５６ｂ，５６ｃ，５６ｄは相補的な動作を行い、片方
のスイッチ群がオンする場合は、もう一方のスイッチ群
はオフ状態になる。 これらスイッチ群は、通常のＭＯＳＦＥＴで構成され、
このＭＯＳＦＥＴを三極管領城動作させるに十分なゲー
ト電圧をＪｃ′又はぐｃ′から供給したとき、オン状態
になる。例えば、ＭＯＳＦＥＴスイッチのターン・オン
電圧をＶＴ、端子４５，４６の最大電圧をＶ肌 Ｊｃ′
の最大電圧をＶＧとした時、ＶＧ−ＶＴ＞Ｖｍを満たす
制御信号でｃ′が供給されている場合、スイッチ群５６
ａ，５６ｂ，５６ｃ，５６ｄはオン状態になり、で，ａ
，Ｊ，ｂ，？２ａ，少２ｂには、それぞれ？，、端子４
５のパルス列、０２、端子４６のパルス列が発生する。
これらのパルス列は、第４図の期間Ｔ，又はＴ２におけ
るパルス波形に対応しており、書込み又は、一時記憶の
動作を行なわしめる。ＶＧ−ＶＴ＞Ｖｍを満たす制御信
号ぐｃ′を供給することは、容易に実現することができ
る。更に、制御信号少。′の電圧が０の場合には、反転
増幅器５１によりＪｃ′には振幅Ｖｃの電圧が供給され
る。従って、０ｃ′には、アナログ・スイッチ群がオン
するに十分な電圧を供給するから、スイッチ群５５ａ，
５５ｂ，５５Ｃ，５５ｄはオン状態になり、？，ａ，Ｊ
ｉｂ，中２ａ？ ◇２ｂには、それぞれ端子４５のパル
ス列、マ，、端子４６のパルス列０２が発生する。これ
らのパルス列は、第４図の期間Ｔ３におけるパルス波形
に対応し、論出し動作を行う。駆動装置１０６の構成の
うち、駆動源５４と電圧源Ｖ６を除く、全ての回路素子
、即ちアナログスイッチ、反転増幅器、キャパシタ、抵
抗、ダイオードは、７３の増幅器を含めてＣＣＤと同一
チップ上にＩＣ化することができる。 かようにＩＣ化すると、配線容量、ジヤンクション容量
等が小さくなり、ＭＯＳＦＥＴスイッチの負荷容量は、
ほぼＣＣＤのゲート容量のみになり、高速動作が期待で
きる。第５図に示した駆動装置は、単安定マルチパイプ
レータ〜 ＮＡＮＤゲート、フリツプフロツプ、ィンバ
ータ等を用いて構成される３相あるいは４相のＣＣＤ駆
動パルス発生器よりも容易にＩＣ化実現可能であること
明白である。即ち、構成素子としては８個のアナログス
イッチ、２個のクラソプ回路と２個の反転増幅器から成
っている。アナログスイッチは全て同一パタ−ンのＭＯ
ＳＦＥＴで、クランプ回路も同じ回路定数とダイオード
パターンで構成できる。従って〜回路設計の素子の種類
が６種類しかないため、回路設計と共に、マスクパター
ン設計も極めて容易である。次に、ディジタル信号を入
力バッファ増幅器７１を介してＣＣＤレジスタへ入力す
る手段ＩＱ３、あるいは書込んだ情報を議出し、ＣＣＤ
レジスタから出力する手段１０４，貴０５と論出した情
報を“１”，‘‘０”のディジタル信号に変換する制御
回路６７，６８，６９，７川こついて説明する。 外部から、例えばＣＰＵから送えれるデータぐ１”，“
０”のディジットを有するディジタル信号）は、ＴＴＬ
レベルの電圧であるために、ＣＣＤレジス夕７２へデー
タを入力できるレベルに変換する必要がある。 そのために、ＣＣＤレジスタ７２とのィンタフェィスと
して、入力バッファ増幅器７１を設ける。入力手段は、
第６図又は第７図に示す構造を有する。第６図には、出
力手段１０４のパターンも含めて、平面図として示され
ている。第７図は、入力手段１０３をＢ−Ｂ′で切断し
た時の断面図である。半導体基板１０の表面に一様に高
不純物領域Ｐ十層１１を設け、絶縁膜１２を介してゲー
ト電極１３が設けられる構造は「第３図のＡ面に相当す
る。入力手段を容易にするために、直流バイアスゲート
ＶＢ及び転送パルスぐ，ｂのゲート電極１３′がデータ
の供給源ＶＩの供与されるＮ＋領域１８に隣接して設け
られる。ｎ個のディジタル信号Ｄ１．・・・Ｄｉｎが入
力バッファ増幅器７１を介して反転かつレベル変換され
たデータＶＩは、ＰＮ接合によりＰ形基板１０から分離
されるＮ＋形領域１８に供給される。Ｎ十形領域１８に
隣接されて、高不純物領域１１とは異なるＰ形基板１０
の表面に、Ｐ＋＋の極高不純物領域１９が設けられＬ
この領域１９は、他の半導体領域ｉｌあるいは１８の表
面に形成される空乏層内電荷が基板１０の中の電荷と再
結合により消滅することを避けるチャネルストップ層で
ある。このチャネルストップ層１９は「第６図の破線２
１を境にＮ十領域各ゲート電極の外側に設けられている
。以下、入力データがＣＣＤレジスタへ送られる状況を
説明する。 レベル変換されたデータＶＩは「Ｎ＋形領域１８の表面
電位を決める。第４図に示す時刻ｔｏにおけるゲート電
極下の表面電位は第７図破線１５に示す電位分布を成す
。このとき、直流バイアスゲートＶＢの電圧は、第５図
に示す駆動制御手段の直流電源ＶＢから共通に供給され
る。Ｎ＋形領域１８の表面電位は、データ群Ｄ１．・・
・Ｄｉｎのディジタル情報“１”又は“０”に対応して
「反転かつレベル変換されたデータＶＩに対して、夫々
第７図の２５ａ又は２５ｂの電位分布を示す。例えば、
Ｄ１，が第４図に示すように“０１０１”のデータ群と
して転送パルス例？，，？２に同期して時系列に送られ
る場合を考えてみよう。時刻ｔｏでは、Ｄ１，のデータ
“０”に対応してＶＩに供給される電圧が大きいため、
Ｎ十形領域１８の表面電位は２５ｂに示すように分布す
る。この場合〜時刻がｔ，に推移して、各ゲート電極下
の表面電位が１４に示す分布に変わっても直流バィァス
ゲートＶＢ電極下の表面電位が電位障壁として働き、Ｎ
＋領域１８の表面の電荷（多数キャリアとしての電子）
はぐ，ｂのゲート電極下へ転送されない、即ち、ＶＩに
おけるデータ“１”が反転されて、ディジタル信号“０
”として、０，ｂのゲート電極下へ転送されたと考えら
れる。時刻ｔ２では、ＶＩにおけるデータ“１”に対応
してＶ

【に供給される電圧が４・さいため、Ｎ十形領域
１８の表面電位は２５ａに示すように分布する。このと
きの各ゲート電極下の表面電位は１５の電位分布を示し
ている。この時刻では、初めのデータ“０”が０２ｂの
ゲート電極下にあると考えられる。時刻がｔ，′に推移
すると、１４の電位分布に変わり、電荷供給源と見敬さ
れるＮ十領域１８からみた電位障壁は、ゲート？２ａの
電極下の電位になる。従って、２５ａの電位に潜在する
多数キャリア４６は、直流バイアスゲートＶＢの電極下
を経て、Ｊ，ｂのゲート電極下へ転送される。この転送
の現象は、電位勾配に基づくフリンジング電界効果、キ
ャリア電子の拡散、キャリア電子間の反発効果等により
短時間のうちに起こる。ゲート◇，ｂの電極下に転送さ
れた電荷は、ディジタル信号“１”の情報を有すると考
えられ、更に時刻が推移して再び各ゲート電極下の電位
分布が１５に変わると隣接するマ２ｂのゲート電極下へ
転送される。以後、同様にして引き続くＤ１，における
データ群“０ｒがディジタル信号“０１”の情報として
順次ＣＣＤレジスタに入力かれ、転送されていく。Ｎ＋
領域下の電位２５ａをぐ２ａのゲート電極下の表面電位
１４ａよりも２０Ｆ（マＦは、半導体のフェルミ電位）
以上低く、直流バイアスゲートＶＢの電極下の表面電位
１４ｂ（固定）よりも高く設定し、電位２５ｂを固定さ
れた表面電位１４ｂよりも低く設定するように、入力バ
ッファ増幅器７１の出力信号電圧レベルＶＩを最適設計
することは容易に実現できる。ＣＣＤレジスタ７２へ書
込まれたディジタル信号は、議出し命令信号Ｊｃに応じ
て発生される転送パルスにより出力手段１０４又は１０
５を通じて、同時に謙出される。まず、出力手段１０４
の構造と動作の説明を行う。第６図の出力手段１０４を
Ａ−Ａで切断したときの断面図を第８図に示す。転送パ
ルス◇仰 ぐ・ｂ，ぐ２ａ’で２ｂのゲート電極下及び
直流バイアスゲートＶ８の電極下の構造は、第７図と同
じであるが、出力手段１０４では、バイアスゲートＶＢ
の電極に隣接して、Ｎ十領域１８′がＰ形半導体基板１
０の表面近傍に設けられる。このＮ＋領域１８′をソー
スとするＭＯＳＦＥＴが半導体基板１０の直上に絶縁膜
１２を介して設けたゲート電極少，と該ゲート電極少，
を間にはさんで設けた他のＮ＋領域１８″をドレィンと
して形成される。Ｎ＋領域１８，１８′，１８″の不純
物濃度は同一であってよい。Ｎ＋領域１８′からオーミ
ックコンタクトをとった金属線２３ぱ非反転増幅器２２
に送られる。一般には、この非反転増幅器２２は、ソー
スホロワ型ＭＯＳＦＥＴの回路で構成されるが、Ｊ−Ｆ
ＥＴで構成しても差しつかえない、この非反転増幅器２
２は、ほぼ電圧ゲインが１で、金属線２３の電圧にほぼ
等しい信号電圧をＯＬに発生させる。具体的にディジタ
ル信号が謙出される状況を説明する。 ＣＣＤメモリへ外部装置から読出し命令信号？ｃが供給
されると、ＣＣＤレジスタへの駆動パルス列は、第２図
に示すように２及び３の方向へ記憶されているディジタ
ル信号を転送し始める。時刻ｔ４においては、第８図に
示すように各ゲート電極下の電位分布は破線１５の分布
を成している。ゲートを０，とするＭＯＳＦＥＴはカッ
トオフの状態にあり、Ｎ＋領域１８′の表面電位は２５
ｄに示す深い電位を形成している。２５ｄの電位は、Ｖ
Ｐ−Ｖ，＞ＶＲｏを満たすＶＲＤに固定されている。 Ｖｒは、ＭＯＳＦＥＴのターンオン電圧を表わす。次に
、時刻ｔ５に移ると、各ゲート電極下の表面電位が実線
１４に示す電位分布に変わる。従って、電位の井戸１５
ａに蓄えられていた信号電荷は電位の井戸１４ｃに転送
される。このとき、？，ゲートのＭＯＳＦＥＴはオンす
るため、Ｎ＋領域１８′の表面電位をＶＲｏに固定し続
ける。更に、時刻が推移してｔ６に移ると、各ゲート電
極下の表面電位が再び破線１５に示す電位分布に変わり
、ぐ，ａゲート電極下の電位の井戸１４ｃに蓄えられて
いた信号電荷１６は、直流バイアスゲートＶＢの電極下
を経て、Ｎ＋領域１８′の電位の井戸へ転送される。こ
のＮ十領域は、浮遊な層として形成されているため、信
号電荷１６が蓄積されると時刻し及びけこおける表面電
位２５ｄが２５ｃの表面電位まで上昇する。即ち、Ｎ十
領域１８′の表面電位は浅くなり、金属線２３の電位が
振られ、非反転増幅器の出力線ＯＬには、第４図に示す
ように低レベルの電圧が発生する。即ち、ＣＣＤレジス
タ内の“１”の信号が反転されて、”０”の情報として
読出されるこの時刻ｔ６では、ＣＣＤレジスタから謙出
されたディジタル信号電荷１６の隣りの情報がＪ２ａの
ゲート電極下の電位の井戸１５ａに蓄えられている。第
４図には、１例として、出力手段１０４に近い電極下か
らＣＣＤレジスタ７２の中心部Ｘ−Ｘ′に向けて連続的
に記憶されているディジタル信号“１０１０１”の情報
が謙出される場合が示されている。従って、この時刻ｔ
６では、電位の井戸】５ａに信号電荷は蓄積されていな
い。時刻ｔ７に進むと、電位の井戸１５ａにおける情報
は電位の井戸１４ｃへ移る。このとき、Ｎ〜領域１８′
の表面電位は再びＶＲＤ（２５ｄの電位）に固定される
。時刻ｔ８に進んで、各ゲート電極下の表面電位が破線
１５になると、電位の井戸１４ｃ内の情報は、Ｎ＋領域
１８′の直下へ転送されるが、ディジタル信号“０”の
情報を有するため、電荷の転送はなく、Ｎ＋領域１８′
の表面電位は、ほぼ２５ｄの電位（ＶＲｏ）に維持され
る。現実には、Ｎ＋領域１８′の表面電位は、駆動パル
スＣＩのクロック誘導電圧△Ｖだけ引き下げられ、ＶＲ
−△Ｖの電圧に落ち着く。以後、同様な動作により残り
のディジタル信号“１００”の情報が読出される。従来
の出力手段の構成の例として第８図に１９７母王２月に
開催されたアィイイイ インターナシヨナル ソリツド
ステートサーキツトカンフアレンス（ＩＥ３１ｎにｍａ
ｔｉｏＭＩ Ｓｏｌ的一Ｓねｔｅ ＣｉｒｃｕｉｔｓＣ
ｏｎｆｅｒｅｎｃｅ）のダイジェストオブ テクニカル
ベーパ（Ｄｉｇｅｓｔ○ｆＴｅｃｈｎｉｃａｌＰａｐｅ
岱）２０４ページ以降に掲載された「ア シシデイ ビ
デオ デレイ ライン（Ａ ＣＣＤＶｉｄｅｏＤｅｌａ
ｙＬｉ肥）」と題する論文において提案された例を示す
。これに対して、第７図と同一の構造を示した第９図の
入力手段１０３の断面図は、本発明による新規な構造で
ある。即ち、第９図の構造は、信号電荷の講出し時に、
情報が入力手段へ逆戻りしないことを特徴とする。例え
ば第２図においてＣＣＤメモリの動作が読出し動作状態
にあるとデータ入力線Ｄ１，…Ｄｉｎには、“０”のデ
ィジタル信号が送られており、反転増幅器７１の出力Ｖ
Ｉは高い電圧レベルを維持する。従って、Ｎ＋領域１８
の表面電位は深い電位に押さえられる。第４図に示す読
出し期間Ｔ３の時間帯では、ＣＣＤレジスタに記憶され
ている信号電荷は、入力手段１０３のＮ十領域１８′の
表面へ転送されてはならない。その理由は、出力手段１
０４にて検出できる信号電荷が少なくなり、ディジタル
信号“１”，“０”の情報の電圧マージンが小さくなる
ので、誤りの信号を検出する恐れがあるからである。結
果として、ＣＣＤメモリシステムの信頼性を損ねる。そ
こで、本発明の実施例では、第７図又は第９図に示すよ
うにＮ＋領域と直流バイアスゲートＶＢの電極に隣接し
て、ゲートぐ，ｂの電極を設けることにより、こほ現象
を避けられるようにした。このような構造にすると、第
４図の時刻ｔ５における各ゲート電極の電位は実線１４
に示す電位分布を成す。時刻がｔ６に推移すると、各ゲ
ート電極の電位分布は、破線１５に変わり、１４ｃの電
位の井戸に蓄えられていた信号電荷１６は、マ，ｂゲー
ト電極下に生じる電位障壁によりＮ＋領域１８の表面へ
流出されない。第６図に示すように、ゲート電極？，ｂ
、Ｎ十領域１８と、Ｎ＋領域１８′との間には、極高不
純物濃度Ｐ十十の領域１９が設けられ、非常に浅い電位
障壁を形成するため、直流バイアスＶＢの電極下からの
信号電荷１６の流出は起こり得ない。理解を助けるため
に、第６図Ｃ−Ｃ′の断面図を第１２図に示す。Ｎ十領
域１８と１８′との間に生じる電位障壁２５ｅは入力手
段１０３と出力手段１０４との干渉を無くす。書込み時
いおいて、Ｎ十領域１８の表面の信号電荷は、出力手段
のＮ十領域１８′に流れず、読出し時においても、Ｎ十
領域１８′に転送された信号電荷は、入力手段のＮ十領
域１８に流れることがない。以上述べたように、第９図
に示す構造は、入力手段と出力手段を完全に分離でき、
書込み、論出し共通の信号電荷転送部（チャネル部）を
有するＣＣＤレジス夕には、極めて有利な構造である。
次に出力手段１０５の構造と動作の説明を行う。 第１０図は、出力手段１０５の平面図を表わしたもので
、第６図に示した出力手段１０４と同様の構造を有する
。第１１図は、出力手段１０５をＤ−〇で切断したとき
の断面図である。第８図に示した出力手段１０４と異な
る部分は、転送チャネル部がク，，Ｊ２の駆動パルスに
より駆動される構造とＮ＋領域１８′の電位を深い電位
に固定するのに用いるＭＯＳＦＥＴのゲート電極に駆動
パルス列中２ を加える点である。各部の記号は第８図
に示す構造と共通の内容を意味する。第４図の時刻ｔ４
において、各ゲート電極下の表面電位は、第１１図の実
線１５に示す分布を成している。Ｎ十領域１８′の表面
はＶＲｏの電位に固定され２５ｄの電位の井戸を形成す
る。時刻がｔ５に進むと各ゲート電極下の表面電位は破
線１４に示す電位分布になり、電位の井戸１５ｂに蓄え
られていた信号電荷１６は、直流バイアスＶＢの電極下
を通って、Ｎ十領域１８′の表面へ転送される。
Ｚ信号電荷が固定電位２５ｄに設定されているＮ＋領域
１８′の表面に転送されると、その表面電位は浅くなり
、２５ｃの表面電位まで上昇する。従って、浮遊層１８
′の電位が低くなり、金属線２３の電位が振られ、非反
転増幅器２２の出力線ＯＲに低レベルの電圧Ｖｓが発生
する。電位の井戸１５ｂに信号電荷が無ければ、即ち、
ディジタル信号“０”の情報が存在すれば、出力線ＯＲ
にはほぼＶＲ。に近い高レベルの電位が生じる。更に、
時刻が推移してｔ６に進むと、Ｎ十領域１８′の表面は
再び深に電位２５ｄに固定される。以下同様の動作を行
う。第４図には、出力手段１０５のＮ＋領域からＣＣＤ
レジスタ７２の中心部Ｘ−Ｘ′に向けてディジタル信号
“１０１０１１”の情報が記憶され、読出される例が示
されている。出力手段１０５では、◇２の電圧がＶＰか
ら０に下がるときに、出力線ＯＲに信号が謙出される。
他方、出力手段１０４では、？，の電位がＶＰから０に
下がるときに、出力線ＯＬに信号の議出しが行なわれる
。即ち、出力線ＯＬ，ＯＲ‘こは、駆動パルス列で，，
で２に同期して、交互に信号が発生する。２つの出力線
ＯＬ，ＯＲに生じる電圧は、“１”，“０”のデイジツ
トに対して、それぞれＶＲ−△Ｖ，Ｖｓの電圧レベルを
呈する。 第４図に示すＶＲｏの電圧は、通常１５Ｖくらいに設定
されるのに、信号電圧の変化は高々ＩＶ程度なので、Ｖ
ｓの電圧は約１３Ｖ位の電圧レベルまでしか下がらない
。インバータ６７，６９においては、これら出力線ＯＬ
，ＯＲの信号をＴＴＬレベルに変換し、かつ反転する。
ィワバータ６７，６９を通過した信号は、それぞれ信号
線Ｐ２，Ｐ，（第３図に送られる。本発明のＣＣＤメモ
リは、２本の信号線Ｐ・，Ｐ２のいずれかのみを選択し
て出力信号を取り出せる構成になっている。即ち、６８
，７０のゲート回路に供給される選択信号（アドレス信
号）Ａ，２，Ａ，．は、論出し期間Ｔ３において相補的
なパルスとして送られる。この選択信号により、信号線
Ｐ．，Ｐ２どちらかのデータが選ばれて出力信号線ＤＯ
Ｉ…Ｄｏｎに送られる。第４図にはｔ，の期間において
は、選択信号Ａ，２によりゲート回路６８を通してＣＣ
Ｄレジスタ７２のＢ面の情報を有する信号線Ｐ２の信号
が、Ｔ滋の期間においては、選択信号Ａ，．により、ゲ
ート回路７０を通してＣＣＤレジスタ７２のＡ面の情報
を有する信号線Ｐ，の信号が、出力信号線ＤＯ１・・・
Ｄｏｎに送られる例が示されている。ゲート回路６８，
７０の出力はＴＴＬレベルの電圧を提供する。従って、
出力信号線ＤＯ．・・・Ｄｏｎは直接ＣＰＵ等の信号処
理装置に接続することができる。また、ゲート回路６７
，６８，６９，７０‘ま、ＭＯＳＦＥＴで構成され、Ｃ
ＣＤレジスタと同一のチップ上にＩＣ化することができ
る。第４図には、出力信号線Ｄ○・の信号のみが１例と
して示されているが、他の信号線ＤＱ…Ｄｏｎにも同様
にして、“１”，“０”のディジットに波形整形されて
生じる。期間Ｔ３，では、出力線ＯＲの信号“１０１”
が、期間Ｔ斑では、出力線ＯＬの信号“０１”がディジ
タル信号として発生する例を示している。信号の“１”
又は“０”は、転送パルス少，，ぐ２ の一周期におけ
るパルスの有無によって表わされる。以上のようにして
出力部に設けられた制御回路により、ＣＣＤレジスタの
Ａ面か、Ｂ面いずれかの議出し信号を出力信号線に送り
出すことができ、しかもＴＴＬレベルの電圧として取り
扱いうるため、信号の処理を行うＣＰＵ等の外部装置へ
直結することができる。外部装置とのレベル変換用ィン
タフェィス回路が不用になる利点を有する。以上、ＣＣ
Ｄメモリの動作をＣＣＤレジスタ、駆動装置、入力手段
、出力手段、制御回路に分けて説明をしてきた。最後に
、ＣＰＵ等の外部装置とのディジタルな信号の流れにつ
いて概説する。一般に、メモリ内に記憶されている情報
は、ＣＰＵからのアドレス信号によって、その記憶され
ている位置を指定することができる。本明細書に託すＣ
ＣＤ〆モリの使用形態も、アドレス指定による信号処理
の方法をとるシステムを考える。第１３図にはメモリシ
ステムの１列を示す。破線３１から左側は、ＣＰＵ又は
外部装置、右側はＣＣＤメモリのブロックを表わす。Ｃ
ＰＵ又は外部装置から時系列に与えられるアドレス信号
Ａによってアドレス指定されたブロック３０のデータＡ
，，Ａ２，〜，Ｂ，，＆，Ｂ３，Ｃ，，Ｃ２，Ｃ３，Ｄ
，，Ｄ２，Ｄ３はＣＣＤレジスタ群３２へ第１３図のよ
うに順次書込まれる。書込まれたデータブロックのＣＣ
Ｄレジスタ内の位置は、アドレス信号Ａに応じて別に設
けられたカウンタＡ，Ｂ，Ｃ，Ｄに記録される。講出し
時には、所望のブロックを表わすアドレス信号Ａに対応
したカウンタの内容を、ＣＣＤレジスタのビット数ｍの
１／２と比較することにより、ＣＣＤレジスタ７２のＡ
，Ｂ面のいずれかに記憶されているかを示す選択信号Ａ
，．，Ａ，２を発生する。駆動源５４は、第５図に示し
たものに対応し「発生するアドレス信号に応じた時間幅
をもつ書込み・論出し命令信号を受けて、ＣＣＤレジス
夕の転送に必要なパルス列を発生する。駆動装置３３は
、第５図の５４を除く１０６のブロックに対応する、駆
動源５４のパルス列を制御してＣＣＤレジスタの信号電
荷転送パルスを発生する。この転送パルスによりブ。ツ
ク毎にデータの書込み・読出しか行なわれる。Ａ，，Ａ
２，Ａ３及びＢ，，Ｂ２，＆のデータの議出しを行う場
合には、選択信号Ａ，２に電圧パルスを供給することに
より、Ａ，，ん，Ａ３又はＢ，，Ｂ２，馬をそれぞれ同
時に並列に読出すことができる。また、Ｃ，，Ｃ２，Ｃ
３及びＤ，，Ｄ２，Ｄ３のデータを読出すときには、選
択信号Ａ，．に電圧パルを供給することにより、それぞ
れのデータ群を同時に並列に読出すことができる。また
、Ａ面，Ｂ面どちらかのＣＣＤレジスタ内の情報を謙出
すときには、反対側の情報も読出される。即ち、一度、
記憶された情報は、議出しと同時に破壊される。従って
、本発明のＣＣＤメモ川ま、データ群の一時記憶を行う
ようなメモリシステムに最適な装置として働ら〈。以上
の実施例から明らかなように、本発明のＣＣＤメモリは
、入力データを一時記憶し、それを非反転の情報として
論出しうる特徴をもつ。更には、一方向にＣＣＤメモ川
こ書込まれたディジタル信号は、各ＣＣＤレジスタの中
央部を境にして、左右に読出すことができるため、平均
アクセスタイムを一方向議出しの場合に比して１／２に
短縮できる特徴を有する。また、入出力はＴＴＬレベル
の電圧を信号処理できるため、一般に用いられているバ
ィポーラ形あるいはＭＯＳ形ＣＰＵ等の外部装置との直
結が容易であるという特徴もあら。更には、入力手段、
あるいは出力手段は「データの入力時又は藤力時に、デ
ータの干渉が全く起こらない構造を有する特徴がある。

【図面の簡単な説明】

第１図ａは、従来の２相クロック駆動方式の電荷結合形
レジスタの概略図、第１図ｂは絶縁膜厚差を異にした従
来の２相駆動方式の電荷結合形レジスタの概略図、、第
１図ｃは、第１図ａ，ｂのレジスタの駆動を行いしむる
駆動波形図、第２図は、本発明の電荷結合形メモリの−
実施例を示す図、第３図ａ，ｂ，ｃは、この電荷結合形
メモリの主要部であるＣＣＤレジスタの構造と電荷転送
時の電位分布を示す図、第４図はこの電荷結合形メモリ
の各部の動作波形の一例を示す図、第５図はＣＣＤレジ
スタに書込み・議出し用の転送クロツクパルスを供給す
る駆動装道のブロック図、第６図はＣＣＤレジスタの入
力手段、並びに出力手段を構成する平面図、第７図は入
力手段の構成断面図、第８図は第６図に示された出力手
段の構成断面図、第９図は第７図と同じ入力手段の構成
断面図、第１０図は、第６図に示したＣＣＤレジスタへ
の入出力手段の設けられた領域とは反対側に設けられる
出力手段の構成を示す平面図、第１１図は、この世力手
段を構成する断面図、第１２図は「第６図に示した入出
力手段を構成する断面図、第１３図は、本発明の電荷結
合形メモリを使用したメモリシステムの一例を示す図で
ある。 ０・・Ｅ共通接地端子、１，２，３・・・信号電荷の転
送方向、１０…半導体基板、１ １・・・高濃度の不純
物領域、１２・・・ゲート絶縁膜、１３，１３ａ，１３
ｂ，１３′・・・ゲート電極、１４，１４ａ，１４ｂ，
１４ｃ，１５，１５ａ，１５ｂ，１５ｃ，１５ｄ，１５
ｅ，１５ａ′，２５ａ，２５ｂ，２５ｃ，２５ｄ，２５
ｅ・・・半導体表面の電位分布、１６，１６′，１７，
１７′…少数キャリア（電子）、１８，１８′，１８″
・・・基板と逆極性の不純物領域、１９・・・極高濃度
の不純物領域、２１・・・不純物領域の境界、２２・・
・非反転増幅器、２３・・・信号線、３０…データブロ
ック、３１・・・電荷結合形メモリと外部装置との境界
線、３２，７２…ＣＣＤレジスタ、３３，１０６・・・
駆動装置、４５， ４６，５０・・・接続端子、５１，
５２，７１．・‘反転増幅器「 ５４・・・駆動源、５
５ａ，６５ｂ，５５ｃ，５５ｄ，５６ａ，５６ｂ，５６
ｃ，５６ｄ…アナログ・スイッチ、５７ａ，５７ｂ…ダ
イオード、５８ａ，５８ｂ・・・電源、５９ａ，５９ｂ
・・・抵抗、６０ａ，６０ｂ・・・キャパシタ、６１，
６３，６６・・・入力手段の等価モデル、、６２，６４
，６５…不純物領域、６７，６９…ィンバータ、６８，
７０・・・ゲート回路、７３・・・非反転増幅器」１０
１，１０２…クランプ回路、１０３…入力手段、１０４
，１０５・・・出力手段、１０６・・・駆動装置。 緒ｒ図 柊Ｚ図 第３図 第４図 炎Ｓ図 彩る図 滋ク図 柊８図 猪タ図 柊／０図 格〃図 ３角仏図 髪／Ｊ図

Claims (1)

1. 【特許請求の範囲】 １ 半導体基板上に設けられた複数個の電極に沿って、
   半導体表面をデイジタルな情報としての電荷を転送させ
   る電荷結合レジスタ群と、該電荷結合レジスタ群に情報
   を書込むための入力手段と情報を読出すための出力手段
   と前記電荷結合レジスタ群の電荷転送方向を制御する駆
   動制御手段とを備え前記駆動制御手段により前記電極の
   電位を制御せしめて前記電荷結合レジスタ群へ一方向に
   書込んだ情報を電荷結合レジスタ群の中央部を境に双方
   向へ同時に読出すようにしたことを特徴とする電荷結合
   形メモリ。 ２ 情報の入力手段において、１つの電荷結合レジスタ
   の片端に設けた出力部に隣接し、かつチヤネルストツプ
   層を間に介して設けた入力部の一部に形成された２つの
   制御電極の電位を制御することによって、前記電荷結合
   レジスタへデイジタル情報としての電荷が注入されるか
   、あるいは、前記電荷結合レジスタから前記入力部へ向
   けて転送されてきた電荷が出力部へ全て転送され、入力
   部へ転送されないようにした入力構造である前記特許請
   求の範囲第１項記載の電荷結合形メモリ。 ３ 情報を読み出す出力手段がＮ＾＋領域と直流バイア
   スゲート電極に隣接して転送パルスゲート電極が設けら
   れた構造である特許請求の範囲第１項記載の電荷結合形
   メモリ。 ４ 半導体中に作られる電荷結合素子であって、一様な
   濃度分布にて形成されるチヤネル領域を４つの電極群を
   単位とする複数の制御電極で覆われた前記電荷結合素子
   を備えた電荷結合形メモリの駆動において、前記４つの
   電極群のうちの隣接する２つの電極対にそれぞれ一定の
   電位差を設け、一方の電極対の電位を他方の電極対の電
   位よりも深くすることによって一方向へ電荷を転送させ
   、前記電極対に設ける一定の電位差を反転させて、前記
   転送方向と逆の方向へ電荷を移送させるように駆動させ
   ることを特徴とする電荷結合形メモリの駆動方法。