JPH036600B2 - - Google Patents
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- JPH036600B2 JPH036600B2 JP58172096A JP17209683A JPH036600B2 JP H036600 B2 JPH036600 B2 JP H036600B2 JP 58172096 A JP58172096 A JP 58172096A JP 17209683 A JP17209683 A JP 17209683A JP H036600 B2 JPH036600 B2 JP H036600B2
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- JP
- Japan
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- transistor
- circuit
- voltage
- node
- shift register
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/02—Digital stores in which the information is moved stepwise, e.g. shift registers using magnetic elements
- G11C19/08—Digital stores in which the information is moved stepwise, e.g. shift registers using magnetic elements using thin films in plane structure
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/18—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages
- G11C19/182—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes
- G11C19/184—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes with field-effect transistors, e.g. MOS-FET
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Shift Register Type Memory (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、シフトレジスタに関し、特に多数の
回路素子によつて構成可能なMISダイナミツクシ
フトレジスタに関する。
回路素子によつて構成可能なMISダイナミツクシ
フトレジスタに関する。
例えば、MISダイナミツクメモリにおいて、各
メモリセルの記憶データを更新するいわゆるオー
トリフレツシユ動作を行なうためには、リフレツ
シユすべきワード線の番号をメモリ内部に記憶し
ておき、このワード線番号を順次歩進しながら各
ワード線に接続されたメモリセルのリフレツシユ
を行なう必要がある。このように、リフレツシユ
すべきワード線を順次選択するために、ローデコ
ーダと並列的にシフトレジスタを設け、このシフ
トレジスタの出力信号によりリフレツシユすべき
ワード線の選択信号を作成するようにしたメモリ
装置は、本出願人によりすでに1983年６月29日に
出願された特許出願に記載されている。このよう
なメモリ装置に用られるシフトレジスタは、シフ
トレジスタの全ビツトのうちの１ビツトの出力の
みが“１”であり、他のビツトの出力はすべて
“０”であることを特徴としており、この出力が
“１”である１ビツトにより目的とする１本のワ
ード線のみを選択するように構成される。また、
このようなシフトレジスタは半導体基板上におけ
る１段分の回路幅がワード線のピツチ以下である
ことが必要であり、一般にワード線のピツチは非
常に狭いため該シフトレジスタの各回路段の構成
は極めて簡単でありかつ使用する回路素子数が少
ないことが要求される。
メモリセルの記憶データを更新するいわゆるオー
トリフレツシユ動作を行なうためには、リフレツ
シユすべきワード線の番号をメモリ内部に記憶し
ておき、このワード線番号を順次歩進しながら各
ワード線に接続されたメモリセルのリフレツシユ
を行なう必要がある。このように、リフレツシユ
すべきワード線を順次選択するために、ローデコ
ーダと並列的にシフトレジスタを設け、このシフ
トレジスタの出力信号によりリフレツシユすべき
ワード線の選択信号を作成するようにしたメモリ
装置は、本出願人によりすでに1983年６月29日に
出願された特許出願に記載されている。このよう
なメモリ装置に用られるシフトレジスタは、シフ
トレジスタの全ビツトのうちの１ビツトの出力の
みが“１”であり、他のビツトの出力はすべて
“０”であることを特徴としており、この出力が
“１”である１ビツトにより目的とする１本のワ
ード線のみを選択するように構成される。また、
このようなシフトレジスタは半導体基板上におけ
る１段分の回路幅がワード線のピツチ以下である
ことが必要であり、一般にワード線のピツチは非
常に狭いため該シフトレジスタの各回路段の構成
は極めて簡単でありかつ使用する回路素子数が少
ないことが要求される。
従来形のシフトレジスタは、任意のパターンの
データを記憶しかつ転送することが可能であるた
め、各回路段の回路構成が極めて複雑でありかつ
使用回路素子数が多かつた、そのため、各回路段
の半導体基板上における回路幅がかなり大きく、
前述のようなメモリ装置に用いることができなか
つた。
データを記憶しかつ転送することが可能であるた
め、各回路段の回路構成が極めて複雑でありかつ
使用回路素子数が多かつた、そのため、各回路段
の半導体基板上における回路幅がかなり大きく、
前述のようなメモリ装置に用いることができなか
つた。
本発明の目的は、前述の従来形における問題点
に鑑み、MISダイナミツクシフトレジスタにおい
て、各回路段を３個のMISトランジスタ基本とし
て構成するという構想に基づき、各回路段の回路
構成を簡略化して使用回路素子数を減少させ、そ
れにより半導体基板上における各回路段の占有幅
を減少させることにある。
に鑑み、MISダイナミツクシフトレジスタにおい
て、各回路段を３個のMISトランジスタ基本とし
て構成するという構想に基づき、各回路段の回路
構成を簡略化して使用回路素子数を減少させ、そ
れにより半導体基板上における各回路段の占有幅
を減少させることにある。
そしてこの目的は、本発明によれば互に縦続接
続された複数の回路段を有し、各回路段が第１の
クロツク信号によりオンオフ制御され、前段の出
力信号が入力される転送ゲート用の第１のトラン
ジスタ、ゲート電極が前記第１のトランジスタの
出力に接続され、ドレインまたはソース電極に前
記第１のクロツク信号と相異なる位相を有する第
２クロツクが供給され、かつソースまたはドレイ
ン電極から出力信号が取り出される第２のトラン
ジスタ、および前記第２のトランジスタと直列接
続され、後段の出力信号によつてオンオフ制御さ
れる第３のトランジスタ、を具備するシフトレジ
スタを提供することによつて達成される。
続された複数の回路段を有し、各回路段が第１の
クロツク信号によりオンオフ制御され、前段の出
力信号が入力される転送ゲート用の第１のトラン
ジスタ、ゲート電極が前記第１のトランジスタの
出力に接続され、ドレインまたはソース電極に前
記第１のクロツク信号と相異なる位相を有する第
２クロツクが供給され、かつソースまたはドレイ
ン電極から出力信号が取り出される第２のトラン
ジスタ、および前記第２のトランジスタと直列接
続され、後段の出力信号によつてオンオフ制御さ
れる第３のトランジスタ、を具備するシフトレジ
スタを提供することによつて達成される。
以下、図面により本発明の実施例を説明する。
第１図は、本発明の１実施例に係わるシフトレジ
スタの構成を示す。同図において、１点鎖線で囲
まれた部分が該シフトレジスタの１段分の回路で
あり、３つのMISトランジスタQ4，Q5，Q6およ
び１個キヤパシタC2を具備する。
第１図は、本発明の１実施例に係わるシフトレジ
スタの構成を示す。同図において、１点鎖線で囲
まれた部分が該シフトレジスタの１段分の回路で
あり、３つのMISトランジスタQ4，Q5，Q6およ
び１個キヤパシタC2を具備する。
第１図のシフトレジスタは、２つのクロツクパ
ルスφ0およびφ1によつて制御され、これらのク
ロツクパルスφ0およびφ1は第２図に示すように
例えば互に180度位相の異なるパルスとされる。
そして、クロツクパルスφ1はシフトレジスタの
電源VSSからVCCまでの振幅を有するのに対し、
クロツクパルスφ0は高レベル部分の電圧はVCCで
あるが低レベル部分の電圧が1.55Vthとされる。
ここでVthはMISトランジスタQ4等のしきい値電
圧である。
ルスφ0およびφ1によつて制御され、これらのク
ロツクパルスφ0およびφ1は第２図に示すように
例えば互に180度位相の異なるパルスとされる。
そして、クロツクパルスφ1はシフトレジスタの
電源VSSからVCCまでの振幅を有するのに対し、
クロツクパルスφ0は高レベル部分の電圧はVCCで
あるが低レベル部分の電圧が1.55Vthとされる。
ここでVthはMISトランジスタQ4等のしきい値電
圧である。
今、第２図に示すように、前段の出力ノード
N2の電位が高レベルであるとする。そして、時
刻t0においてクロツクパルスφ0が低レベル
（1.5Vth）から高レベル（VCC）に立ち上がるに応
じてトランジスタQ4がオンとなり、ノードN3の
電位が高レベルに上昇する。時刻t1において、ク
ロツクパルスφ0が立ち下がると共にクロツクパ
ルスφ1が低レベル（VSS）から高レベル（VCC）
に立ち上がると、トランジスタQ5がオンとなり
ノードN4の電位高レベルに上昇する。この時、
ノードN3の電位はトランジスタQ5ブートストラ
ツプ効果によりクロツクパルスφ1のレベルの上
昇に応じてさらに高レベルの電圧に上昇する。ノ
ードN4の電圧が上昇すると前段のトランジスタ
Q3がオンとなり、前段の出力ノードN2の電圧が
低レベルに下降する。また、この時点ではクロツ
クパルスφ0は低レベルであるが、クロツクパル
スφ0の低レベルの電圧は前述のように1.5Vthであ
るから、ノードN2の電圧が低レベルになるとト
ランジスタQ4がオンとなりノードN3の電圧を急
速に引き下げる。このようにして、ノードN2か
らノードN4への高レベルの電圧の転送が行なわ
れ、以下同様の手順で高レベルの電圧が各段に順
次転送される。なお、キヤパシタC2が設けられ
ているのは、出力ノードN4における容量を後段
の入力回路すなわちノードN5における容量より
充分に大きくすることにより前段から後段に電荷
を転送する場合の電圧ロスを少なくするためであ
る。またクロツクパルスφ0の低レベルの電圧が
1.5Vthとなつているため、例えばノードN4の電圧
が高レベルの場合にクロツクパルスφ0が低レベ
ル（1.5Vth）であれば次段のノードN5の電圧が
0.5VthとなりトランジスタQ8カツトオフ状態に保
つことができる。したがつて、ノードN6の電圧
を低レベル（VSS）に保持することが可能になる。
もし、クロツクパルスφ0低レベルの電位が2Vth
以上である場合はノードN6の電位がVSS以上に上
昇する等不都合を生ずる。クロツクパルスφ0の
低レベルの電圧はVthより高くかつ2Vthよりも低
いことが必要である。ただし、各MISトランジス
タ定数のばらつき等を考慮するとクロツクパルス
φ0の低レベルの電圧は1.5Vth付近の値であること
が好ましい。
N2の電位が高レベルであるとする。そして、時
刻t0においてクロツクパルスφ0が低レベル
（1.5Vth）から高レベル（VCC）に立ち上がるに応
じてトランジスタQ4がオンとなり、ノードN3の
電位が高レベルに上昇する。時刻t1において、ク
ロツクパルスφ0が立ち下がると共にクロツクパ
ルスφ1が低レベル（VSS）から高レベル（VCC）
に立ち上がると、トランジスタQ5がオンとなり
ノードN4の電位高レベルに上昇する。この時、
ノードN3の電位はトランジスタQ5ブートストラ
ツプ効果によりクロツクパルスφ1のレベルの上
昇に応じてさらに高レベルの電圧に上昇する。ノ
ードN4の電圧が上昇すると前段のトランジスタ
Q3がオンとなり、前段の出力ノードN2の電圧が
低レベルに下降する。また、この時点ではクロツ
クパルスφ0は低レベルであるが、クロツクパル
スφ0の低レベルの電圧は前述のように1.5Vthであ
るから、ノードN2の電圧が低レベルになるとト
ランジスタQ4がオンとなりノードN3の電圧を急
速に引き下げる。このようにして、ノードN2か
らノードN4への高レベルの電圧の転送が行なわ
れ、以下同様の手順で高レベルの電圧が各段に順
次転送される。なお、キヤパシタC2が設けられ
ているのは、出力ノードN4における容量を後段
の入力回路すなわちノードN5における容量より
充分に大きくすることにより前段から後段に電荷
を転送する場合の電圧ロスを少なくするためであ
る。またクロツクパルスφ0の低レベルの電圧が
1.5Vthとなつているため、例えばノードN4の電圧
が高レベルの場合にクロツクパルスφ0が低レベ
ル（1.5Vth）であれば次段のノードN5の電圧が
0.5VthとなりトランジスタQ8カツトオフ状態に保
つことができる。したがつて、ノードN6の電圧
を低レベル（VSS）に保持することが可能になる。
もし、クロツクパルスφ0低レベルの電位が2Vth
以上である場合はノードN6の電位がVSS以上に上
昇する等不都合を生ずる。クロツクパルスφ0の
低レベルの電圧はVthより高くかつ2Vthよりも低
いことが必要である。ただし、各MISトランジス
タ定数のばらつき等を考慮するとクロツクパルス
φ0の低レベルの電圧は1.5Vth付近の値であること
が好ましい。
第３図は、本発明の他の実施例に係わるシフト
レジスタの１段分の回路を示す。同図の回路が第
１図の回路と異なる点は、入力の転送ゲート用の
トランジスタQ4と並列にトランジスタQ4′が接続
されており、該トランジスタQ4′のゲートには約
1.5Vthの値を有する電圧VBが印加されているこ
と、および第１図のクロツクパルスφ0に代えて
クロツクパルスφ0′が用いられている点である。
クロツクパルスφ0′は、低レベルの電圧がクロツ
クパルスφ1と同じVSSとされており、クロツクパ
ルスφ1を180度位相シフトしたパルスとほぼ同じ
波形を有するパルスとされる。その他の部分は第
１図の回路と同じであり、同一参照符号で示され
ている。
レジスタの１段分の回路を示す。同図の回路が第
１図の回路と異なる点は、入力の転送ゲート用の
トランジスタQ4と並列にトランジスタQ4′が接続
されており、該トランジスタQ4′のゲートには約
1.5Vthの値を有する電圧VBが印加されているこ
と、および第１図のクロツクパルスφ0に代えて
クロツクパルスφ0′が用いられている点である。
クロツクパルスφ0′は、低レベルの電圧がクロツ
クパルスφ1と同じVSSとされており、クロツクパ
ルスφ1を180度位相シフトしたパルスとほぼ同じ
波形を有するパルスとされる。その他の部分は第
１図の回路と同じであり、同一参照符号で示され
ている。
第３図の回路においては、トランジスタQ4お
よびQ4′の並列回路により第１図の回路における
トランジスタQ4と同じ動作を行なわせている。
すなわち、クロツクパルスφ0′が低レベルの場合
はトランジスタQ4がカツトオフしノードN2とN3
の間はトランジスタQ4′のみが接続されたのと等
価になり該トランジスタQ4′のゲートには1.5Vth
の電圧VBが印加されているから、該トランジス
タQ4′は第１図の回路におけるクロツクパルスφ0
が低レベル（1.5Vth）の場におけるトランジスタ
Q4と等価になる。
よびQ4′の並列回路により第１図の回路における
トランジスタQ4と同じ動作を行なわせている。
すなわち、クロツクパルスφ0′が低レベルの場合
はトランジスタQ4がカツトオフしノードN2とN3
の間はトランジスタQ4′のみが接続されたのと等
価になり該トランジスタQ4′のゲートには1.5Vth
の電圧VBが印加されているから、該トランジス
タQ4′は第１図の回路におけるクロツクパルスφ0
が低レベル（1.5Vth）の場におけるトランジスタ
Q4と等価になる。
第３図の回路においては、クロツクパルス
φ0′の電圧レベルを厳密に規制する必要がなく、
該クロツクパルスφ0′の電圧レベルの許容誤差を
大きくすることができるという利点が得られる。
φ0′の電圧レベルを厳密に規制する必要がなく、
該クロツクパルスφ0′の電圧レベルの許容誤差を
大きくすることができるという利点が得られる。
第４図は、本発明のさらに他の実施例に係わる
シフトレジスタの１段分の回路を示す。同図の回
路は、第１図の回路におけるトランジスタQ6に
さらにトランジスタQ6′およびQ6″を追加したもの
である。トランジスタQ6とトランジスタQ6″はゲ
ートとドレインとが互に交差結合されており、後
段の出力ノードN6からの信号はトランジスタ
Q6′を介してトランジスタQ6″のドレインすなわち
ノードN4′に入力されている。その他の部分は第
１図の回路と同じであり、同一参照符号で示され
ている。
シフトレジスタの１段分の回路を示す。同図の回
路は、第１図の回路におけるトランジスタQ6に
さらにトランジスタQ6′およびQ6″を追加したもの
である。トランジスタQ6とトランジスタQ6″はゲ
ートとドレインとが互に交差結合されており、後
段の出力ノードN6からの信号はトランジスタ
Q6′を介してトランジスタQ6″のドレインすなわち
ノードN4′に入力されている。その他の部分は第
１図の回路と同じであり、同一参照符号で示され
ている。
第４図の回路においては、例えばノードN4の
高レベルの電圧が後段の回路に転送され、後段の
回路の出力ノードN6が高レベルになるとノード
N4′すなわちトランジスタQ6のゲート電圧が高レ
ベルになつてノードN4の電圧をVSSにクランプす
る。そして、後段の出力ノードN6の高レベルの
電圧がさらに後段に転送された後該ノードN6の
電圧が低レベルになつた場合にも、ノードN4の
電圧が低レベルであることによりノードN4′の電
圧が高レベルとなりしたがつてトランジスタQ6
によつてノードN4の電圧が常に電圧VSSにクラン
プされる。したがつて、第４図の回路を用いるこ
とにより、ノードN4が低レベルである場合に、
該ノードが回路的にフローテイング状態となるこ
とが防止され該ノードの電圧がノイズその他によ
つて変動しないためシフトレジスタの動作の信頼
性を向上させることが可能になる。
高レベルの電圧が後段の回路に転送され、後段の
回路の出力ノードN6が高レベルになるとノード
N4′すなわちトランジスタQ6のゲート電圧が高レ
ベルになつてノードN4の電圧をVSSにクランプす
る。そして、後段の出力ノードN6の高レベルの
電圧がさらに後段に転送された後該ノードN6の
電圧が低レベルになつた場合にも、ノードN4の
電圧が低レベルであることによりノードN4′の電
圧が高レベルとなりしたがつてトランジスタQ6
によつてノードN4の電圧が常に電圧VSSにクラン
プされる。したがつて、第４図の回路を用いるこ
とにより、ノードN4が低レベルである場合に、
該ノードが回路的にフローテイング状態となるこ
とが防止され該ノードの電圧がノイズその他によ
つて変動しないためシフトレジスタの動作の信頼
性を向上させることが可能になる。
このように、本発明によれば、極めて簡単な回
路構成によつてリングカウンタ形式のシフトレジ
スタを構成することが可能になり、また各回路段
ごとの半導体基板上における占有幅を極めて短か
くすることが可能になり、前述のようにデコーダ
と並列的に配置する場合にも極めて好都合であ
る。
路構成によつてリングカウンタ形式のシフトレジ
スタを構成することが可能になり、また各回路段
ごとの半導体基板上における占有幅を極めて短か
くすることが可能になり、前述のようにデコーダ
と並列的に配置する場合にも極めて好都合であ
る。
第１図は本発明の１実施例に係わるシフトレジ
スタを示す電気回路図、第２図は第１図のシフト
レジスタの動作を説明するための波形図、そして
第３図および第４図はそれぞれ本発明の他の実施
例に係わるシフトレジスタを示す電気回路図であ
る。 Q1，Q2，Q3，…，Q9，Q6′，Q6″…MISトラン
ジスタ、C1，C2，C3，…キヤパシタ、N1，N2，
N3，…ノード。
スタを示す電気回路図、第２図は第１図のシフト
レジスタの動作を説明するための波形図、そして
第３図および第４図はそれぞれ本発明の他の実施
例に係わるシフトレジスタを示す電気回路図であ
る。 Q1，Q2，Q3，…，Q9，Q6′，Q6″…MISトラン
ジスタ、C1，C2，C3，…キヤパシタ、N1，N2，
N3，…ノード。
Claims (1)
- 【特許請求の範囲】 １ 互に縦続接続された複数の回路段を有し、各
回路段が 第１のクロツク信号によりオンオフ制御され、
前段の出力信号が入力される転送ゲート用の第１
のトランジスタ、 ゲート電極が前記第１のトランジスタの出力に
接続され、ドレインまたはソース電極に前記第１
のクロツク信号と相異なる位相を有する第２のク
ロツクが供給され、かつソースまたはドレイン電
極から出力信号が取り出される第２のトランジス
タ、および 前記第２のトランジスタと直列接続され、後段
の出力信号によつてオンオフ制御される第３のト
ランジスタ、 を具備するシフトレジスタ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58172096A JPS6066396A (ja) | 1983-09-20 | 1983-09-20 | シフトレジスタ |
| KR1019840005491A KR890002961B1 (ko) | 1983-09-20 | 1984-09-07 | 시프트 레지스터 |
| US06/648,506 US4679214A (en) | 1983-09-20 | 1984-09-10 | Shift register for refreshing a MIS dynamic memory |
| DE8484306388T DE3485260D1 (de) | 1983-09-20 | 1984-09-19 | Schieberegister. |
| EP84306388A EP0138406B1 (en) | 1983-09-20 | 1984-09-19 | Shift register |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58172096A JPS6066396A (ja) | 1983-09-20 | 1983-09-20 | シフトレジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6066396A JPS6066396A (ja) | 1985-04-16 |
| JPH036600B2 true JPH036600B2 (ja) | 1991-01-30 |
Family
ID=15935462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58172096A Granted JPS6066396A (ja) | 1983-09-20 | 1983-09-20 | シフトレジスタ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4679214A (ja) |
| EP (1) | EP0138406B1 (ja) |
| JP (1) | JPS6066396A (ja) |
| KR (1) | KR890002961B1 (ja) |
| DE (1) | DE3485260D1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61265798A (ja) * | 1985-05-20 | 1986-11-25 | Fujitsu Ltd | 半導体記憶装置 |
| US4902919A (en) * | 1988-09-26 | 1990-02-20 | Motorola, Inc. | Inverting latching bootstrap driver with Vdd *2 booting |
| US4897816A (en) * | 1989-04-03 | 1990-01-30 | Tektronix, Inc. | Serial dynamic memory shift register |
| JPH05196659A (ja) * | 1991-11-08 | 1993-08-06 | Yamaha Corp | チョッパ型比較器 |
| US5517542A (en) * | 1995-03-06 | 1996-05-14 | Thomson Consumer Electronics, S.A. | Shift register with a transistor operating in a low duty cycle |
| FR2739967B1 (fr) * | 1995-10-16 | 1997-11-14 | Sgs Thomson Microelectronics | Procede d'initialisaiton d'un registre a decalage et registre associe |
| GB2343310A (en) * | 1998-10-27 | 2000-05-03 | Sharp Kk | Clock pulse generator for LCD |
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| KR100551734B1 (ko) * | 2003-05-21 | 2006-02-13 | 비오이 하이디스 테크놀로지 주식회사 | 액정구동장치의 행구동회로에 사용되는 쉬프트 레지스터 |
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