JPS603756A - プログラム試験装置 - Google Patents
プログラム試験装置Info
- Publication number
- JPS603756A JPS603756A JP58111632A JP11163283A JPS603756A JP S603756 A JPS603756 A JP S603756A JP 58111632 A JP58111632 A JP 58111632A JP 11163283 A JP11163283 A JP 11163283A JP S603756 A JPS603756 A JP S603756A
- Authority
- JP
- Japan
- Prior art keywords
- address
- coverage
- program
- memory
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Prevention of errors by analysis, debugging or testing of software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、プログラムを試験するときに、実行した１日
グラムの割合いを計測する装置に関するものである。
グラムの割合いを計測する装置に関するものである。
近年、ソフトウェアの試験手法が各種開発されておシ、
その中でも、プログラム実行の割シ合いを計測し分析す
るカバレージ（６０９−デａｇｍ）分析が注目されてい
る。このカバレージ分析は、コンパイラ言語の高級言語
を用いてコンパイルする際に、プログラムに計測命令語
を挿入して行なうもので、ステートメント単位に計測命
令語を挿入して計測を行なうＣｏカバレージ及びセグメ
ント（分岐）単位に計測命令語を挿入して計測を行なう
Ｃ１カバレージ等がある。これらの中で最も広く使われ
ているのがＣｔ カバレージであル、このｃｌ カバレ
ージ計測を行なうには、カバレージアナライザと呼ばれ
るソフトウェア・ツールのシステムがプログラム言語毎
に必要となる。このソフトフェアツールのシステムを第
１図に示す。（雑誌１−ＢＩＴＪＶ ｏ Ｉｌ、 １３
、 ＆ ８参照）同図において、ソース７０グラム１
＃−ｉ、フレコノバイラであるインストルメンタ２で、
ソースプログラムの中の各セグメント毎に計測命令語を
挿厩 入して修正したソースフログラム４を構成する。
その中でも、プログラム実行の割シ合いを計測し分析す
るカバレージ（６０９−デａｇｍ）分析が注目されてい
る。このカバレージ分析は、コンパイラ言語の高級言語
を用いてコンパイルする際に、プログラムに計測命令語
を挿入して行なうもので、ステートメント単位に計測命
令語を挿入して計測を行なうＣｏカバレージ及びセグメ
ント（分岐）単位に計測命令語を挿入して計測を行なう
Ｃ１カバレージ等がある。これらの中で最も広く使われ
ているのがＣｔ カバレージであル、このｃｌ カバレ
ージ計測を行なうには、カバレージアナライザと呼ばれ
るソフトウェア・ツールのシステムがプログラム言語毎
に必要となる。このソフトフェアツールのシステムを第
１図に示す。（雑誌１−ＢＩＴＪＶ ｏ Ｉｌ、 １３
、 ＆ ８参照）同図において、ソース７０グラム１
＃−ｉ、フレコノバイラであるインストルメンタ２で、
ソースプログラムの中の各セグメント毎に計測命令語を
挿厩 入して修正したソースフログラム４を構成する。
このとき、ソースプログラム中の各ステートメントとセ
グメント毎号の対応を示す参照リスト３が出力される。
グメント毎号の対応を示す参照リスト３が出力される。
修正したソースプログラム４は、コンパイラ５でコンパ
イルしてオブジェクトプログラム７を生成する。このと
き、コンパイルリスト６が出力される。オブジェクトプ
ログラム７をテストデータ８を基に実行し、テスト結果
１０を出力する７、この実行の除圧、計測命令語により
各セグメントを実行した順序の記録がトレースファイル
１１に生成される。そして、テストを終了すると、カバ
レージ１２によシ分析し、結果が分析レポート１３とし
て出力される。
イルしてオブジェクトプログラム７を生成する。このと
き、コンパイルリスト６が出力される。オブジェクトプ
ログラム７をテストデータ８を基に実行し、テスト結果
１０を出力する７、この実行の除圧、計測命令語により
各セグメントを実行した順序の記録がトレースファイル
１１に生成される。そして、テストを終了すると、カバ
レージ１２によシ分析し、結果が分析レポート１３とし
て出力される。
しかし、プログラムを試験するのに、このソフトウェア
・ツールのシステムを利用することは、プログラムサイ
ズの増加や処理速度の低トｔ−招くために％試験後に、
計測命令語の除去を行なわれなければならず、手間がか
かるとともに、修正ミスもおこる。また、このソフトウ
ェア・ツールのシステムを行なうのは、コノバイラ言語
等の高級言語に限られておシ、アセンブラ言語に対する
ものはない。
・ツールのシステムを利用することは、プログラムサイ
ズの増加や処理速度の低トｔ−招くために％試験後に、
計測命令語の除去を行なわれなければならず、手間がか
かるとともに、修正ミスもおこる。また、このソフトウ
ェア・ツールのシステムを行なうのは、コノバイラ言語
等の高級言語に限られておシ、アセンブラ言語に対する
ものはない。
本発明は、上記事情罠鑑みなされたもので、その目的と
するとこりは、プログラムに計測命令語を挿入すること
なく、また、アセンブラ言語でも。
するとこりは、プログラムに計測命令語を挿入すること
なく、また、アセンブラ言語でも。
カバレージ計測できるプロクラム試験装置を提供しよう
というものである。
というものである。
以下、本発明を、第２図・第３図に基づいて詳述する。
肴
第２図にｔいて、２１は中央演算処理装置（以 ｌ下Ｃ
ＰＵと略称する）、２２は主メモリまたはキャッシュメ
モリでフログラムを記憶してｈる記憶装置。ＣＰＵ２に
は、プログラム葡奥行するアドレスの示すところのメモ
リ２２から、命令を７エツチして実行する。２３はアド
レスセレクタで。
ＰＵと略称する）、２２は主メモリまたはキャッシュメ
モリでフログラムを記憶してｈる記憶装置。ＣＰＵ２に
は、プログラム葡奥行するアドレスの示すところのメモ
リ２２から、命令を７エツチして実行する。２３はアド
レスセレクタで。
ＣＰＵ２１が、主メモリ２２に記憶して−るプログラム
の命令コードを７エツチする際に、フェッチ時のタイミ
ング・パルス信号とともに、アドレス信号をパス１００
を通して入力し、後述の測定チャンネル２４に出力する
。測定チャンネル２４は測定部２５と編集部２６とから
構成される。
の命令コードを７エツチする際に、フェッチ時のタイミ
ング・パルス信号とともに、アドレス信号をパス１００
を通して入力し、後述の測定チャンネル２４に出力する
。測定チャンネル２４は測定部２５と編集部２６とから
構成される。
２７はカバレージ用のメモリで、１アドレス単位が１ｂ
ｉｔＫ対応したものを用いる。
ｉｔＫ対応したものを用いる。
第３図は、測定部２５の詳細回路図を示したものである
。同図において、５１は先頭アドレスバッファ、５２は
、最終アドレスバッファで、各アドレスバッファ５１・
５２ａ、予めカバレージ計測の対象となるプログラムの
先頭アドレスと最終アドレスとを記憶しておシ、マニュ
アルにより設定できる。５３はフェッチアドレスバッフ
ァでアドレスセレクタ２−３からアドレス信号を入力し
、後述のアドレス生成回路５７及び各比較回路５４・５
５に夫々出力する。比較回＃５５４は先頭アドレスバク
７ア５１に記憶しているアドレス信号Ｓと。
。同図において、５１は先頭アドレスバッファ、５２は
、最終アドレスバッファで、各アドレスバッファ５１・
５２ａ、予めカバレージ計測の対象となるプログラムの
先頭アドレスと最終アドレスとを記憶しておシ、マニュ
アルにより設定できる。５３はフェッチアドレスバッフ
ァでアドレスセレクタ２−３からアドレス信号を入力し
、後述のアドレス生成回路５７及び各比較回路５４・５
５に夫々出力する。比較回＃５５４は先頭アドレスバク
７ア５１に記憶しているアドレス信号Ｓと。
フェッチアドレスバッファ５３に記憶しているアドレス
信号Ｆとを比較し、Ｆ≧Ｓのとき製信号ＩＨＩをＡＮＤ
回路５８に出力する。比較回路５５は、最終アドレスバ
ッファ５２に記憶しているアドレス信号Ｅとフェッチア
ドレスバッファ５３に記憶してめるアドレス信号とを比
較し、Ｆ≦Ｅのとき信号ＩＨＩをＡＮＤ回路５８に出力
する。ＡＮＤ回路５６は、アドレスセレクタ２３からの
フェッチ時のタイミングパルス信号Ｐと測定開始・終了
の信号Ｑとを入力しＡＮＤ回路５８に出力する。アドレ
ス生成回路５７は、フェッチ時のアドレス信号Ｆと先頭
アドレス信号ＳとによりＦ−８の演算を行ない、この結
果のアドレス信号をＡＣＩＤ回路５８からの出力信号が
ＩＨＩのときに、カバレージ用メモリ２７に出力する。
信号Ｆとを比較し、Ｆ≧Ｓのとき製信号ＩＨＩをＡＮＤ
回路５８に出力する。比較回路５５は、最終アドレスバ
ッファ５２に記憶しているアドレス信号Ｅとフェッチア
ドレスバッファ５３に記憶してめるアドレス信号とを比
較し、Ｆ≦Ｅのとき信号ＩＨＩをＡＮＤ回路５８に出力
する。ＡＮＤ回路５６は、アドレスセレクタ２３からの
フェッチ時のタイミングパルス信号Ｐと測定開始・終了
の信号Ｑとを入力しＡＮＤ回路５８に出力する。アドレ
ス生成回路５７は、フェッチ時のアドレス信号Ｆと先頭
アドレス信号ＳとによりＦ−８の演算を行ない、この結
果のアドレス信号をＡＣＩＤ回路５８からの出力信号が
ＩＨＩのときに、カバレージ用メモリ２７に出力する。
以上のように構成されたものにかいて、次に動作を説明
する。
する。
まず、メモリクリア信号をカバレージ用メモリ２７に出
力して、メモリ２７をクリアする。そして、開始信号Ｑ
＃ Ｈ＃を、測定部２５のＡＮＤ回路５６に出力する
。今、ＣＰＵ２１がメモリ２２よシ命令コードをフェッ
チしたとする。このときのフェッチアドレスは、カバレ
ージ記憶対象内のアドレスとする。アドレスセレクタ２
３は、このフェッチよりアドレス信号Ｆをバス１００全
通して入力し、タイミングパルス信号Ｐとともに測定部
２５に出力する。アドレス信号Ｆは、フェッチアドレス
バッファ５３を介して、各比較回路５４・５５及びアド
レス生成回路５７に出力する。比較回路５４で、アドレ
ス信号Ｆと先頭アドレスバッファ５１のアドレス信号Ｓ
とを比較し、Ｆ≧Ｓであるので信号ＩＨＩをＡＮＤ回路
５８に出力する。
力して、メモリ２７をクリアする。そして、開始信号Ｑ
＃ Ｈ＃を、測定部２５のＡＮＤ回路５６に出力する
。今、ＣＰＵ２１がメモリ２２よシ命令コードをフェッ
チしたとする。このときのフェッチアドレスは、カバレ
ージ記憶対象内のアドレスとする。アドレスセレクタ２
３は、このフェッチよりアドレス信号Ｆをバス１００全
通して入力し、タイミングパルス信号Ｐとともに測定部
２５に出力する。アドレス信号Ｆは、フェッチアドレス
バッファ５３を介して、各比較回路５４・５５及びアド
レス生成回路５７に出力する。比較回路５４で、アドレ
ス信号Ｆと先頭アドレスバッファ５１のアドレス信号Ｓ
とを比較し、Ｆ≧Ｓであるので信号ＩＨＩをＡＮＤ回路
５８に出力する。
比較回路５５で同様にアドレス信号Ｆと最終アドレスバ
ッファ５２のアドレス信号Ｅとを比較し、Ｆ≦Ｅである
ので信号ＩＨＩをＡＮＤ回路５８に出力する。ＡＮＤ１
ｇｌ路５６には、タイミングパルス信号ＰがＩＨＩ 、
開始゛終了信号ＱがＩＩＨＩであるので、信号ＩＥＩを
ＡＮＤ回路５８に出力する。よってＡＮＤ回路５８は、
信号ＩＨＩをアドレス生成回路５７に出力する。アドレ
ス生成回路５７は、この信号の入力によシＦ−８の演算
を行なって得たカバレージアドレスをカッくレージメモ
リ２７に出力する。そしてカバレージメモリ２７は、こ
のアドレスの示すところにｌｌｌを記憶する。このよう
にして、カバレージ対象内のグログラムは、プログラム
を実行する毎に実行したプログラムのアドレスがカバレ
ージ用メモリ２７に記憶され、またカバレージ対象外の
アドレスは記憶されない。カバレージ用メモリ２７に記
憶するときは、当然ＣＰＵサイクル以内で記憶する。
ッファ５２のアドレス信号Ｅとを比較し、Ｆ≦Ｅである
ので信号ＩＨＩをＡＮＤ回路５８に出力する。ＡＮＤ１
ｇｌ路５６には、タイミングパルス信号ＰがＩＨＩ 、
開始゛終了信号ＱがＩＩＨＩであるので、信号ＩＥＩを
ＡＮＤ回路５８に出力する。よってＡＮＤ回路５８は、
信号ＩＨＩをアドレス生成回路５７に出力する。アドレ
ス生成回路５７は、この信号の入力によシＦ−８の演算
を行なって得たカバレージアドレスをカッくレージメモ
リ２７に出力する。そしてカバレージメモリ２７は、こ
のアドレスの示すところにｌｌｌを記憶する。このよう
にして、カバレージ対象内のグログラムは、プログラム
を実行する毎に実行したプログラムのアドレスがカバレ
ージ用メモリ２７に記憶され、またカバレージ対象外の
アドレスは記憶されない。カバレージ用メモリ２７に記
憶するときは、当然ＣＰＵサイクル以内で記憶する。
プログラムの実行を終了すると、開始・終了信号ＱをＩ
ＬＩにして計測を停止させる。そして、編集部２６は、
カバレージ用メモリ２７から記憶したデータを取勺出し
、編集を行なってカバレージ出力として表示装置（図示
省略）等に出力する。
ＬＩにして計測を停止させる。そして、編集部２６は、
カバレージ用メモリ２７から記憶したデータを取勺出し
、編集を行なってカバレージ出力として表示装置（図示
省略）等に出力する。
本実施例は、あるアドレス空間を対象としたが、 鬼主
メモリ２２と同じアドレス空間をもったメモリをカバレ
ージ用メモリとして用いるならば、比較する機能やアド
レス生成機能は不要である。
メモリ２２と同じアドレス空間をもったメモリをカバレ
ージ用メモリとして用いるならば、比較する機能やアド
レス生成機能は不要である。
以上のように、本発明は、測定チャンネルを用いてプロ
グラムを実行したかどうかを記憶し、分析するもので、
従来のカバレージ計測は高級言語ニ限られていたが、ア
センブラ言語でもカバレージ計測が可能となった。そし
て、高級言語を用いてカバレージ計測を行なう場合は、
大規模なソフトウェア・ツールシステムが必要であるが
、本発明は、言語にもＯ８にも依存性ることなく、プロ
グラムの実行イメージのメモリ対応がわかるものである
ならは、容易にカバレージ計測を行なうことができる。
グラムを実行したかどうかを記憶し、分析するもので、
従来のカバレージ計測は高級言語ニ限られていたが、ア
センブラ言語でもカバレージ計測が可能となった。そし
て、高級言語を用いてカバレージ計測を行なう場合は、
大規模なソフトウェア・ツールシステムが必要であるが
、本発明は、言語にもＯ８にも依存性ることなく、プロ
グラムの実行イメージのメモリ対応がわかるものである
ならは、容易にカバレージ計測を行なうことができる。
そして、本発明は、計測命令語をプログラムに挿入する
手間は不要となるとともに、プログラム・イメージの増
加や処理速度の低下を防止する。また、計測命令語を除
去する手間を不要とする。そして、ｃｐｖ本来の処理と
独立に並行して行なうため、システムプログラムに伺等
影響を及ぼさない等の優れた利点を有するものである。
手間は不要となるとともに、プログラム・イメージの増
加や処理速度の低下を防止する。また、計測命令語を除
去する手間を不要とする。そして、ｃｐｖ本来の処理と
独立に並行して行なうため、システムプログラムに伺等
影響を及ぼさない等の優れた利点を有するものである。
第１図は従来のコンパイラ言語用ＣＩカバレージ・ソフ
トウェア・ツール・システミを示した構成図、第２図は
本発明の一実Ｄｍ例を示した構成図、第３図は本発明の
測定部の詳細を示した回路図である。 ＩＶｉソースプログラム、２はインストルメンタ、３は
参照リスト、４は修正されたソースプログラム、５はコ
ンパイラ、６はコンパイルリスト、７はオブジェクトプ
ログラム、８はテストデータ、９は実行、１ｏｔｉテス
ト結果、１ｌｒｒｉ）レースファイル、１２はカバレー
ジ、１３け分析レボ−１・、２１はＣＰＵ、２２は主メ
モリ、２３ｔｒｉアドレスセレクタ、２４は測定チャネ
ル、２５は′６１１定部、２６ｔ／′ｉ編集部、２７は
カバレージ用メモリ、５１は先頭アドレスバッファ％５
３は７エツチアドレ、Ｘ バッファ、５４・５５は比較
器、５６・５８はＡＮＤ回路、５７はアドレス生成回路
。 特許出願人
トウェア・ツール・システミを示した構成図、第２図は
本発明の一実Ｄｍ例を示した構成図、第３図は本発明の
測定部の詳細を示した回路図である。 ＩＶｉソースプログラム、２はインストルメンタ、３は
参照リスト、４は修正されたソースプログラム、５はコ
ンパイラ、６はコンパイルリスト、７はオブジェクトプ
ログラム、８はテストデータ、９は実行、１ｏｔｉテス
ト結果、１ｌｒｒｉ）レースファイル、１２はカバレー
ジ、１３け分析レボ−１・、２１はＣＰＵ、２２は主メ
モリ、２３ｔｒｉアドレスセレクタ、２４は測定チャネ
ル、２５は′６１１定部、２６ｔ／′ｉ編集部、２７は
カバレージ用メモリ、５１は先頭アドレスバッファ％５
３は７エツチアドレ、Ｘ バッファ、５４・５５は比較
器、５６・５８はＡＮＤ回路、５７はアドレス生成回路
。 特許出願人
Claims (4)
- （１） 中央演算処理装置と記憶装置との間に、中央演
算処理装置が記憶装置に記憶しているプログラムの命令
をフェッチしたときのアドレスを入力するアドレスセレ
クタと、このアドレスセレクタからのアドレス信号に基
づいて、カバレージ用メモリにプログラムを実行したか
否かを記憶させる測定チャネルとを設けたことを特徴と
するプログラム試験装置。 - （２） 測定チャネルを測定部と編集部とから構成した
ことを特徴とする特許請求の範囲第（１）項記載のプロ
グラム試験装置。 - （３）測定部を、予め設定したアドレスの範囲であるか
を比較する比較回路と、カバレージ用メモリに書き込む
ためのアドレスを演算によってめるアドレス生成回路と
で構成したことを特徴とする特許請求の範囲第（１）項
または第（２）項記載のプログラム試験装置。 - （４） カバレージ用メモリは、プ四グラム内の命令ア
ドレス単位が１６１ｔに対応していることを特徴とする
特許請求の範囲第（１）項〜Ｍ （３）項記載のプログ
ラム試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58111632A JPS603756A (ja) | 1983-06-21 | 1983-06-21 | プログラム試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58111632A JPS603756A (ja) | 1983-06-21 | 1983-06-21 | プログラム試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS603756A true JPS603756A (ja) | 1985-01-10 |
Family
ID=14566231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58111632A Pending JPS603756A (ja) | 1983-06-21 | 1983-06-21 | プログラム試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS603756A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62290943A (ja) * | 1986-06-10 | 1987-12-17 | Nec Corp | 情報処理装置 |
| EP0202628A3 (en) * | 1985-05-20 | 1989-06-14 | Hitachi, Ltd. | Instruction monitor used for a stored-program data processor |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4874147A (ja) * | 1971-12-29 | 1973-10-05 | ||
| JPS5829056A (ja) * | 1981-08-14 | 1983-02-21 | Nec Corp | 制御記憶装置 |
-
1983
- 1983-06-21 JP JP58111632A patent/JPS603756A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4874147A (ja) * | 1971-12-29 | 1973-10-05 | ||
| JPS5829056A (ja) * | 1981-08-14 | 1983-02-21 | Nec Corp | 制御記憶装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0202628A3 (en) * | 1985-05-20 | 1989-06-14 | Hitachi, Ltd. | Instruction monitor used for a stored-program data processor |
| JPS62290943A (ja) * | 1986-06-10 | 1987-12-17 | Nec Corp | 情報処理装置 |
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