JPS5829056A - 制御記憶装置 - Google Patents
制御記憶装置Info
- Publication number
- JPS5829056A JPS5829056A JP56127509A JP12750981A JPS5829056A JP S5829056 A JPS5829056 A JP S5829056A JP 56127509 A JP56127509 A JP 56127509A JP 12750981 A JP12750981 A JP 12750981A JP S5829056 A JPS5829056 A JP S5829056A
- Authority
- JP
- Japan
- Prior art keywords
- address
- microinstruction
- circuit
- output
- storage circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Prevention of errors by analysis, debugging or testing of software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
理装置における制御記憶装置に関する。
マイクロプログラム制御形情報処理装置は、マイクロ命
令を制御記憶回路から次々に読出しこれを解読してそれ
に応じた処理を遂行するよう動作する。
令を制御記憶回路から次々に読出しこれを解読してそれ
に応じた処理を遂行するよう動作する。
この動作で次に遂行すべきマイクロ命令を制御記憶回路
のどのアドレスから読出すかは、現在遂行している命令
の種類によって異なる。
のどのアドレスから読出すかは、現在遂行している命令
の種類によって異なる。
例えば、現在一行している命令がインクリメンを形命令
の場合は、次に一行すべきマイクロ命令はこのインクリ
メント形命令が格納されている次のアドレスから続出さ
れる。
の場合は、次に一行すべきマイクロ命令はこのインクリ
メント形命令が格納されている次のアドレスから続出さ
れる。
また、無条件ブランチ命令の場合は現在実行中のこの命
令が指定するアドレスから続出され、さらに条件ブラン
チ命令の場合には、命令で（一定するある条件が満足さ
れた場合、この命令で指定するアドレスから次のマイク
ロ命令が読出され、もし満足されなかった場合はこの都
令が格納されている次のアドレスから次のマイクロ命令
が読出される。
令が指定するアドレスから続出され、さらに条件ブラン
チ命令の場合には、命令で（一定するある条件が満足さ
れた場合、この命令で指定するアドレスから次のマイク
ロ命令が読出され、もし満足されなかった場合はこの都
令が格納されている次のアドレスから次のマイクロ命令
が読出される。
さて、このような処理装置において、あるファームウェ
アが前記インクリメント形命令および無条件ブランチ命
令のみだけでできていると仮定すると、このファームウ
ェアが実行される場合、次々に続出されるマイクロ命令
の１−序はこのファームウェアによって処理される情報
とは全く無関係に一義的に定まってしまうので、プログ
ラムのパスに関する俵雑な問題は起らない。
アが前記インクリメント形命令および無条件ブランチ命
令のみだけでできていると仮定すると、このファームウ
ェアが実行される場合、次々に続出されるマイクロ命令
の１−序はこのファームウェアによって処理される情報
とは全く無関係に一義的に定まってしまうので、プログ
ラムのパスに関する俵雑な問題は起らない。
すなわち、一つの決った処理しかできないのでフレキシ
ビリティが全くない。 そして一旦この繰り返しループ
の中に入ると、永久にこのループから抜は出すことがで
きない。
ビリティが全くない。 そして一旦この繰り返しループ
の中に入ると、永久にこのループから抜は出すことがで
きない。
これに反して、実際のファームウェアはその中に多くの
条件ブランチ命令を含み、これによって処理される情報
に応じて異なったプログラムパス（制御記憶回路からマ
イクロ命令を読出す順序が異なるパス）が選択され、こ
の結果処理すべき情報に応じて多くの異なる複雑な処理
が自動的に遂行される。 実際のファームウェアは複雑
になればなるはど、それにしたがって条件ブランチ命令
の数も増加し、このためこのようなファームウェアの取
り得る可能なプログラムパスの数も厖大なものとなる。
条件ブランチ命令を含み、これによって処理される情報
に応じて異なったプログラムパス（制御記憶回路からマ
イクロ命令を読出す順序が異なるパス）が選択され、こ
の結果処理すべき情報に応じて多くの異なる複雑な処理
が自動的に遂行される。 実際のファームウェアは複雑
になればなるはど、それにしたがって条件ブランチ命令
の数も増加し、このためこのようなファームウェアの取
り得る可能なプログラムパスの数も厖大なものとなる。
しかしながら、新らしい情報処理装置とそれに用いるフ
ァームウェアとが新らしくできた場１］従来はこのよう
な厖大な数を持つプログラムパスを組織的に調べてこれ
をデバッグする適当な手段が知らｎでいない。 そのた
め限られたテスト期間中に通らなかったプログラムパス
にｔｃまたまバグがあり、実際の運用に入ってからこの
パスが実行されて誤動作を起こし、重大な障害に到るよ
うなことがあった。
ァームウェアとが新らしくできた場１］従来はこのよう
な厖大な数を持つプログラムパスを組織的に調べてこれ
をデバッグする適当な手段が知らｎでいない。 そのた
め限られたテスト期間中に通らなかったプログラムパス
にｔｃまたまバグがあり、実際の運用に入ってからこの
パスが実行されて誤動作を起こし、重大な障害に到るよ
うなことがあった。
本発明の目的は、各マイクロ命令の実行状態を知ること
により、異常があった場合の原因８跡を容易に行なえ、
テスト期間中に試験が不光分でバグがあるプログラムパ
スを見過したこと等に起因して発生する重大な障害を未
然に防止できる制御記憶装置を提供することにある。
により、異常があった場合の原因８跡を容易に行なえ、
テスト期間中に試験が不光分でバグがあるプログラムパ
スを見過したこと等に起因して発生する重大な障害を未
然に防止できる制御記憶装置を提供することにある。
前記目的を達成するために、本発明による制御記憶装置
は絖出し専用制御記憶回路を用いた制御記憶装置におい
て、各マイクロ命令が前記制御記憶回路のそれぞれのア
ドレスから続出されたことをそれぞれの絖出し動作に同
期して、記憶する誓込み読出しｂ］能なトレース情報６
己憶回路と、このトレース情報記憶回路の内容を出力す
る手段とを設け、マイクロプログラムの各マイクロ命令
の実行状態を示す信号を出力するように構成しである。
は絖出し専用制御記憶回路を用いた制御記憶装置におい
て、各マイクロ命令が前記制御記憶回路のそれぞれのア
ドレスから続出されたことをそれぞれの絖出し動作に同
期して、記憶する誓込み読出しｂ］能なトレース情報６
己憶回路と、このトレース情報記憶回路の内容を出力す
る手段とを設け、マイクロプログラムの各マイクロ命令
の実行状態を示す信号を出力するように構成しである。
前記構成によれば、本発明の目的は完全に達成できる。
以下、図面を参照して本発明をさらに詳しく説明する。
第１図は本発明の一実施例を示すブロック図である。
図において、２はマイクロプログラムの各マイクロ命令
を格納する続出し専用の制御記憶回路、７は制御記憶回
路２の出力を格納するマイクロ命令続出しレジスタ、８
はマイクロ命令読出しレジスタ７に格納されたマイクロ
命令を解読するデコーダ、９は制御記憶回路２から続出
されるマイクロ命令の現在アドレスを格納するアドレス
レジスタ、ｌＯは制御記憶ｌ路２から次に読出すべきア
ドレスをマイクロ命令読出しレジスタ７に格納されてい
るマイクロ命令の一部、デコーダ８の出力およびアドレ
スレジスタ９に格−されている現在アドレスを基にして
決定するアトーｌス制御回路、５は制御記憶回路２の仇
出しに同期して、かつ同一アドレスで読出し★込み可能
なトレース情報記憶回路、３はトレース１１ｖ報記憶回
路５からの読出しの場合のみ、その絖出しデータを有効
にするだめのアンドゲート、１゜Ｉ＃ｉアンドゲート３
によって有効にされた読出しデータを本装置外へ出力す
る出力装置＋１．７１、トレース幀報記憶回路５Ｋ“Ｏ
Ｉ かａｌ−かのどちらを１込むかを選択するだめの
選択回路を示している。
を格納する続出し専用の制御記憶回路、７は制御記憶回
路２の出力を格納するマイクロ命令続出しレジスタ、８
はマイクロ命令読出しレジスタ７に格納されたマイクロ
命令を解読するデコーダ、９は制御記憶回路２から続出
されるマイクロ命令の現在アドレスを格納するアドレス
レジスタ、ｌＯは制御記憶ｌ路２から次に読出すべきア
ドレスをマイクロ命令読出しレジスタ７に格納されてい
るマイクロ命令の一部、デコーダ８の出力およびアドレ
スレジスタ９に格−されている現在アドレスを基にして
決定するアトーｌス制御回路、５は制御記憶回路２の仇
出しに同期して、かつ同一アドレスで読出し★込み可能
なトレース情報記憶回路、３はトレース１１ｖ報記憶回
路５からの読出しの場合のみ、その絖出しデータを有効
にするだめのアンドゲート、１゜Ｉ＃ｉアンドゲート３
によって有効にされた読出しデータを本装置外へ出力す
る出力装置＋１．７１、トレース幀報記憶回路５Ｋ“Ｏ
Ｉ かａｌ−かのどちらを１込むかを選択するだめの
選択回路を示している。
各マイクロ命令は、−配合３２ビットｍ成で、’ｄｏ制
御記憶回路２は３２ビツト×２５６、トレース情報記憶
回路５Ｆｉｌピツ） Ｘ ２５６の袢瞳をもっている。
御記憶回路２は３２ビツト×２５６、トレース情報記憶
回路５Ｆｉｌピツ） Ｘ ２５６の袢瞳をもっている。
またアドレスは８ビツトで構成されている。
制御記憶回路２にアドレスラインｌを経てアドレスが供
給されｄ出しがなされると、そのアドレスのマイクロ命
令が読出されマイクロ命令胱出しレジスタ７に格納され
る。
給されｄ出しがなされると、そのアドレスのマイクロ命
令が読出されマイクロ命令胱出しレジスタ７に格納され
る。
マイクロ命令読出しレジスタ７に格納されたマイクロ命
令はデコーダ８によって解読され実行される・ デコー
ダ８の出力には、次に実行すべきアドレスをどのように
して決定するかという信号が含まれており、これがアド
レス制御回路ｌＯに人力され、これにより図示しない他
の条件信号とからアドレスレジスタ９からのアドレスに
＋１したものを出力するか、マイクロ命令続出しレジス
タ７に格納されているマイクロ命令の中の指定アドレス
を出力するかを決定する。
令はデコーダ８によって解読され実行される・ デコー
ダ８の出力には、次に実行すべきアドレスをどのように
して決定するかという信号が含まれており、これがアド
レス制御回路ｌＯに人力され、これにより図示しない他
の条件信号とからアドレスレジスタ９からのアドレスに
＋１したものを出力するか、マイクロ命令続出しレジス
タ７に格納されているマイクロ命令の中の指定アドレス
を出力するかを決定する。
アドレス制御回路１０の出力は、アドレスライン１に供
給されると同時にアドレスレジスタ９に格納される。
給されると同時にアドレスレジスタ９に格納される。
一方、トレース情報記憶回路５は、あらかじめ初期設定
されており、全てのアドレスに対して１０ｍが書込まれ
ている・ この初期設定動作は、アドレス制御回路１０に入力する
アドレスインクリメントモード信号ライン１５の信号が
ａ０６から１１１になることによたアドレスが１幀次＋
１されＦＦまでを出力し、アドレスライン１を経てトレ
ース情報記憶回路５をアドレスし、一方、読出しモード
信号ライン１３を１０″にすることにより、トレース情
報記憶回路５を書込み状態にし、選択回路４の選択信号
１２を Ｍｏｌにし、トレース情報記憶回路５に書込み
データ １０６を供給することにより実現される。 な
お、この動作の終了はアドレス制御回路１０でアドレス
が＋１されたときに発生する最上位ビットのキャリーに
よって制＠ｊδれる。
されており、全てのアドレスに対して１０ｍが書込まれ
ている・ この初期設定動作は、アドレス制御回路１０に入力する
アドレスインクリメントモード信号ライン１５の信号が
ａ０６から１１１になることによたアドレスが１幀次＋
１されＦＦまでを出力し、アドレスライン１を経てトレ
ース情報記憶回路５をアドレスし、一方、読出しモード
信号ライン１３を１０″にすることにより、トレース情
報記憶回路５を書込み状態にし、選択回路４の選択信号
１２を Ｍｏｌにし、トレース情報記憶回路５に書込み
データ １０６を供給することにより実現される。 な
お、この動作の終了はアドレス制御回路１０でアドレス
が＋１されたときに発生する最上位ビットのキャリーに
よって制＠ｊδれる。
普通にマイクロ都令が実行される一合は、アドレスイン
クリメントモード信号ライン１５がらは”０’ 、選択
１ｄ号１２は １１′および読出しモード信号ライン１
３からは“１１が供給され、制御記憶回路２からの読出
しに同期してトレース情報記憶回路５は、アドレスライ
ン１から供給されるアドレスで指定される１ビツトに選
択回路４で選択されたｍＩＭが書込まれる。
クリメントモード信号ライン１５がらは”０’ 、選択
１ｄ号１２は １１′および読出しモード信号ライン１
３からは“１１が供給され、制御記憶回路２からの読出
しに同期してトレース情報記憶回路５は、アドレスライ
ン１から供給されるアドレスで指定される１ビツトに選
択回路４で選択されたｍＩＭが書込まれる。
以後マイクロ命令の院出し、つまりマイクロ命令の実行
の腹にそのマイクロ命令が格納されているアドレスでト
レース情報−己憶回路５にそのマイクロ節令が実行され
たことを示ず１１１ が書込まれる。
の腹にそのマイクロ命令が格納されているアドレスでト
レース情報−己憶回路５にそのマイクロ節令が実行され
たことを示ず１１１ が書込まれる。
マイクロプログラムの処理中Ｅ−ｘＭ、ｈ時点で、アド
レスインクリメ／トモ−トイご号ライン１５から１１１
を供給することにより、Ａ？Ｉ述したようにトレー
ス情報記憶回路５に００〜ＦＦまでのアドレスが供給さ
れ、読、出しモード信号ライン１３から １１１を供給
することによりトレース情報記憶回路５が読出し状態と
なり１．全アドレスのデータが読出されアンドゲート３
が読出し信号６を有効として、ライン１４ケ経て出力装
置ｌｌに人力する。
レスインクリメ／トモ−トイご号ライン１５から１１１
を供給することにより、Ａ？Ｉ述したようにトレー
ス情報記憶回路５に００〜ＦＦまでのアドレスが供給さ
れ、読、出しモード信号ライン１３から １１１を供給
することによりトレース情報記憶回路５が読出し状態と
なり１．全アドレスのデータが読出されアンドゲート３
が読出し信号６を有効として、ライン１４ケ経て出力装
置ｌｌに人力する。
この動作により、それぞれのマイクロプログ２ムの各マ
イクロ命令の実行状態ケ知ることが可能となる。
イクロ命令の実行状態ケ知ることが可能となる。
第２図は、制御記憶回路２とトレース情報記憶回路５と
を各マイクロ命令のアドレスに着目して対応させた図で
ある。
を各マイクロ命令のアドレスに着目して対応させた図で
ある。
この例では、アドレスは００〜０６までで、それ以外は
省略している。 トレース情報１１昔、依回路５から
この例のようなデータが鱈、出された場合は、命令３お
よび命令４だけが実行されなかったことがわかる。
省略している。 トレース情報１１昔、依回路５から
この例のようなデータが鱈、出された場合は、命令３お
よび命令４だけが実行されなかったことがわかる。
これを各マイクロ命令の機能的なフローでｋ わし、例
えば第３図のように仮定する。
えば第３図のように仮定する。
この場合は、命令２が条件ブランチ命令でありある条件
によって命令３または命令５にブランチするが、この例
では命令３にブランチするような条件下でマイクロプロ
グラムが処理されなかったことを知ることができる。
によって命令３または命令５にブランチするが、この例
では命令３にブランチするような条件下でマイクロプロ
グラムが処理されなかったことを知ることができる。
したがって、このような情況が生じた場合には使用した
テストデータが不完全のために、こＪｌらのマイクロ岐
令に対する実行が行なわれなかったか、あるいは、また
ファームウェアそのものに問題があることに原因してい
るのか、あるいは、またハードウェアのどこかが誤動作
していることに原因しているのか等を、このデータを基
にして組織的に追跡解析することが容易に行なえる。
テストデータが不完全のために、こＪｌらのマイクロ岐
令に対する実行が行なわれなかったか、あるいは、また
ファームウェアそのものに問題があることに原因してい
るのか、あるいは、またハードウェアのどこかが誤動作
していることに原因しているのか等を、このデータを基
にして組織的に追跡解析することが容易に行なえる。
以上のような構成により先に述べたようなあるマイクロ
命令を含むパスがテスト期間中にテストされずに見過さ
れ、しかもこのパスにバグがあって実際の運用に入って
からこのパスが実行されて重大な障害を引き起こすとい
うような問題を除去できる。
命令を含むパスがテスト期間中にテストされずに見過さ
れ、しかもこのパスにバグがあって実際の運用に入って
からこのパスが実行されて重大な障害を引き起こすとい
うような問題を除去できる。
以上、詳しく説、明したように、本発明は実行されない
プログラムパスの組誠的な追跡・解析を可能にし、その
結果運用状態になってから発生する見過されたプログラ
ムパスに含まれるバグに起因する重大な障害を除去する
ことができる。
プログラムパスの組誠的な追跡・解析を可能にし、その
結果運用状態になってから発生する見過されたプログラ
ムパスに含まれるバグに起因する重大な障害を除去する
ことができる。
したがって、装置の信頼性をさらに編めることができる
。
。
第１図は本発明による制御記憶回路装置の一実施例を示
すブロック図、第２図は第１図におけるトレース情報記
憶回路の出力データ例の説明図、第３図は第２図の例に
おける各命令の滅能的なフローチャートである。 １・・・アドレスライン ２・・・続出し専用制御記憶回路 ３・・・アンドゲート ４・・・選択回路５・・・ト
レース情報記憶回路 ６・・・トレース情報出力ライン ７・・・マイクロ命令読出しレジスタ ８、・・デコーダ ９・・・アドレスレジスタ１
０・・・アドレス制御回路 １１・・・出力装「ｄ １２・・・退択侶号１３
・・・読出しモード信号ライン １４・・・出力ライン １５・・ヘアドレスインクリメントモード信号ライン 特許出願人 日本区気株式会社
すブロック図、第２図は第１図におけるトレース情報記
憶回路の出力データ例の説明図、第３図は第２図の例に
おける各命令の滅能的なフローチャートである。 １・・・アドレスライン ２・・・続出し専用制御記憶回路 ３・・・アンドゲート ４・・・選択回路５・・・ト
レース情報記憶回路 ６・・・トレース情報出力ライン ７・・・マイクロ命令読出しレジスタ ８、・・デコーダ ９・・・アドレスレジスタ１
０・・・アドレス制御回路 １１・・・出力装「ｄ １２・・・退択侶号１３
・・・読出しモード信号ライン １４・・・出力ライン １５・・ヘアドレスインクリメントモード信号ライン 特許出願人 日本区気株式会社
Claims (1)
- 読出し専用制御記憶回路を用いた制御記憶装置において
、各マイクロ命令が前記制御記憶回路のそれぞれのアド
レスから続出されたことをそれぞれの読出し動作に同期
して記憶する書込み続出し可能なトレース情報記憶回路
と、このトレース情報記憶回路の内容を出力する手段と
を設け、マイクロプログラムの各マイクロ命令の実行状
態を示す信号を出力するように構成したことを特徴とす
る制御記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56127509A JPS5829056A (ja) | 1981-08-14 | 1981-08-14 | 制御記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56127509A JPS5829056A (ja) | 1981-08-14 | 1981-08-14 | 制御記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5829056A true JPS5829056A (ja) | 1983-02-21 |
Family
ID=14961750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56127509A Pending JPS5829056A (ja) | 1981-08-14 | 1981-08-14 | 制御記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5829056A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS603756A (ja) * | 1983-06-21 | 1985-01-10 | Meidensha Electric Mfg Co Ltd | プログラム試験装置 |
| JPS6061836A (ja) * | 1983-09-13 | 1985-04-09 | Ando Electric Co Ltd | メモリへのデ−タ記憶方法 |
| JPH02236643A (ja) * | 1988-08-02 | 1990-09-19 | Internatl Business Mach Corp <Ibm> | 追跡方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5617449A (en) * | 1979-07-20 | 1981-02-19 | Fujitsu Ltd | Transit address confirmation system |
-
1981
- 1981-08-14 JP JP56127509A patent/JPS5829056A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5617449A (en) * | 1979-07-20 | 1981-02-19 | Fujitsu Ltd | Transit address confirmation system |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS603756A (ja) * | 1983-06-21 | 1985-01-10 | Meidensha Electric Mfg Co Ltd | プログラム試験装置 |
| JPS6061836A (ja) * | 1983-09-13 | 1985-04-09 | Ando Electric Co Ltd | メモリへのデ−タ記憶方法 |
| JPH02236643A (ja) * | 1988-08-02 | 1990-09-19 | Internatl Business Mach Corp <Ibm> | 追跡方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR900002604B1 (ko) | 제어기억장치를 갖는 정보처리장치내의 에러회복 장치 및 방법. | |
| US4423508A (en) | Logic tracing apparatus | |
| KR20000053588A (ko) | 회로 기판 자가 테스트를 위한 테스트 시스템 | |
| JPS59194245A (ja) | マイクロプログラム制御装置 | |
| JPS6177943A (ja) | プログラム通過アドレストレ−ス装置 | |
| SU1645960A1 (ru) | Устройство дл контрол хода программ | |
| JPH02155052A (ja) | トレース装置 | |
| JPS61153737A (ja) | デ−タ処理装置 | |
| JPS6248865B2 (ja) | ||
| JPS62111336A (ja) | デバツグ方式 | |
| JPH0831054B2 (ja) | 履歴情報格納方式 | |
| JPH01274252A (ja) | 使用履歴記憶装置 | |
| JPH0277946A (ja) | マイクロプログラムのカバレッジ測定方式 | |
| JPS62145332A (ja) | マイクロプログラム制御装置 | |
| JPS59148957A (ja) | マイクロプログラム制御方式 | |
| JPS63245737A (ja) | マイクロコンピユ−タ | |
| JPS6053893B2 (ja) | 制御記憶装置 | |
| JPS6340939A (ja) | 制御記憶のエラ−修正制御方式 | |
| JPS63187343A (ja) | 診断方式 | |
| JPH02100145A (ja) | マイクロプログラム制御方式の計算機システム | |
| JPH0320830A (ja) | マイクロプロセッサの障害回避方式 | |
| JPH01191948A (ja) | 診断制御装置 | |
| JPH0588946A (ja) | ヒストリメモリ書き込み方式 | |
| JPH03154937A (ja) | マイクロプログラム制御装置 | |
| JPH05204713A (ja) | マイクロプログラム網羅率測定回路 |