JPS6037787A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6037787A JPS6037787A JP58146904A JP14690483A JPS6037787A JP S6037787 A JPS6037787 A JP S6037787A JP 58146904 A JP58146904 A JP 58146904A JP 14690483 A JP14690483 A JP 14690483A JP S6037787 A JPS6037787 A JP S6037787A
- Authority
- JP
- Japan
- Prior art keywords
- film
- metal
- thin film
- silicon thin
- silicide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D8/00—Diodes
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本づら明は半導体装ＩＩゴに関する。
従来、高速、低消費ＩＦ力等の性能を萌し且つ市集積化
された半導体装１自、において、多結晶シリコン薄膜を
用いることが一般化している。特に多結晶シリコン薄膜
全選択的に＋Ｈ１化することによって互に絶縁分離され
た電極や配線として用することにより、素子の都生芥量
２面積が低減され高性能。
された半導体装１自、において、多結晶シリコン薄膜を
用いることが一般化している。特に多結晶シリコン薄膜
全選択的に＋Ｈ１化することによって互に絶縁分離され
た電極や配線として用することにより、素子の都生芥量
２面積が低減され高性能。
篩集積度全有−ヂ′る半導体装置が可能となっている。
文集′４．′を回路等の半導体装置ｖｃ−Ｊ’；・いて
、単結晶シリコンのＰＮ接合が１ｉｆｔ方回に導則する
のに必要な電圧より欧い電圧で導通するダイオードが必
要となる１易合が生じる。この様なタイオードとして製
法の筒便さ、及び高周波に卦Ｑづる特性の良好なことか
ら、金属−半導体ダイオード（以下Ｓ。Ｂ、Ｄと略す。
、単結晶シリコンのＰＮ接合が１ｉｆｔ方回に導則する
のに必要な電圧より欧い電圧で導通するダイオードが必
要となる１易合が生じる。この様なタイオードとして製
法の筒便さ、及び高周波に卦Ｑづる特性の良好なことか
ら、金属−半導体ダイオード（以下Ｓ。Ｂ、Ｄと略す。
）が広く用いられている。第１図は８゜１（、Ｊ） 全
有効に使用した半導体装１６−例の等価回路１２勺であ
る。ここでＩｉＮ 、１’ Ｎトランジスターのベース
、コレクタ接合にＳ、Ｈ，ＪＪ（１）側路全段けること
によってペースコレクタ接合か大きく順方向電圧となる
ことを防ぎ、従ってベースに大信号がかかる際ｖＣ：Ｆ
、−いてもトランジスターのスイッチ時間が速まる。
有効に使用した半導体装１６−例の等価回路１２勺であ
る。ここでＩｉＮ 、１’ Ｎトランジスターのベース
、コレクタ接合にＳ、Ｈ，ＪＪ（１）側路全段けること
によってペースコレクタ接合か大きく順方向電圧となる
ことを防ぎ、従ってベースに大信号がかかる際ｖＣ：Ｆ
、−いてもトランジスターのスイッチ時間が速まる。
一方、Ｓ、Ｂ、ＪＪｉ構成する為には、市抵統率の栄結
晶半導体と金属又は金属７リザイドが接触している構造
が不可欠である。とＣろが多結晶シリコン迦、膜″ｆ：
選択的には化することによって絶縁分離された電極配線
を有する半２ｎ体装１ｈ、にＳ 、 Ｂ 、 Ｉ）全組
み込む場合、多結晶シリコン電（グ配腺抵抗仙は小さい
程良いため、該多結晶シリコン薄＋１！Ａ上にもＳ 、
Ｉ３． ＩＪと同じ金属シリナイド全形成する方法が
通常用いられている。
晶半導体と金属又は金属７リザイドが接触している構造
が不可欠である。とＣろが多結晶シリコン迦、膜″ｆ：
選択的には化することによって絶縁分離された電極配線
を有する半２ｎ体装１ｈ、にＳ 、 Ｂ 、 Ｉ）全組
み込む場合、多結晶シリコン電（グ配腺抵抗仙は小さい
程良いため、該多結晶シリコン薄＋１！Ａ上にもＳ 、
Ｉ３． ＩＪと同じ金属シリナイド全形成する方法が
通常用いられている。
又、多結晶シリコン薄膜全通してエミッタ抄成された浅
いエミッタ領域を持つ半導体装置にＳ、１（・１）全組
み込む場合においても、プロセスの簡１１Ｑさからエミ
ッタ領域上の多結晶シリコン漕膜上にもＳ、Ｂ、Ｄと回
し金属シリザイド全形成する方法が採られている。
いエミッタ領域を持つ半導体装置にＳ、１（・１）全組
み込む場合においても、プロセスの簡１１Ｑさからエミ
ッタ領域上の多結晶シリコン漕膜上にもＳ、Ｂ、Ｄと回
し金属シリザイド全形成する方法が採られている。
この様に、金属シリサイドを形成する場合、前者におい
て電極抵抗値を例えＶま、１０Ω／口以下と小さくする
様々金属シリザイド形成末件では、Ｓ 、 １３ 、
Ｄ特性が而くなる。又、後者ではエミッタ領域上の多結
晶シリコン薄膜上にも金ス・１シリザイド全形成する。
て電極抵抗値を例えＶま、１０Ω／口以下と小さくする
様々金属シリザイド形成末件では、Ｓ 、 １３ 、
Ｄ特性が而くなる。又、後者ではエミッタ領域上の多結
晶シリコン薄膜上にも金ス・１シリザイド全形成する。
このときに、シリコンのくわれ現象によりエミッタ・ペ
ース接合短絡による歩留り低下が起る欠点があった。
ース接合短絡による歩留り低下が起る欠点があった。
何れにせよ、前記電極配線を有する半導体装置或は、多
結晶シリコン薄膜１７１Ｊシエミツタ拡散された浅いエ
ミッタ領域金持つ半導体装置等の既存の半導体腰直にお
いて、 ８ｊ３．１）金組み込むことは不可能である。
結晶シリコン薄膜１７１Ｊシエミツタ拡散された浅いエ
ミッタ領域金持つ半導体装置等の既存の半導体腰直にお
いて、 ８ｊ３．１）金組み込むことは不可能である。
不発明の目的は８．８．Ｄ ｆ内蔵した多結晶シリコン
薄膜全含む旨速化ならしめた半導体装置を提供すること
にあｌ）。
薄膜全含む旨速化ならしめた半導体装置を提供すること
にあｌ）。
ｊＬｌｌＪち不発明による半導体装置＋ｄ、半導体基板
上の少なくとも−９１１Ｘ分にシリコン薄膜が形成され
、該シリコン薄膜の少なくとも一部分に金〃（１又金λ
・１１シリザイドが形成されている半導体％ｌ ｌｌ’
ｉに訃いて。
上の少なくとも−９１１Ｘ分にシリコン薄膜が形成され
、該シリコン薄膜の少なくとも一部分に金〃（１又金λ
・１１シリザイドが形成されている半導体％ｌ ｌｌ’
ｉに訃いて。
前記シリ、ｌン薄膜Ｑ）厚さは該シリコン薄膜に形成さ
れる金漢又は、金ス・）１プリサイド膜厚の３倍以」二
であることをＩｔ−！ｊ畝とする。
れる金漢又は、金ス・）１プリサイド膜厚の３倍以」二
であることをＩｔ−！ｊ畝とする。
第２図（Δ）〜（Ｉ））を参照して本発明の実ｈｆζ例
金説、明する・ Ｎ型半２ａ一体基板１０１上に所望の開孔部をイ〕する
絶縁被膜全被着する。次いで開孔？Ｘｌ５１０４を７オ
トレジストで被った後開孔部１０３ Ｊ、’ ４１’ｊ
不純物全イオン打込−９−全行ないペース領域１０３Ｈ
’を形成する。次いで絶縁ｆｌｉ、膜１０５及びし１］
孔部１０３゜１０４によって蕗出された半立体基板表面
に多結晶シリコン薄膜１０５ｆ！：気相）ＩＺ長によ−
り被着さぜる。次に多結晶シリコン？ｔＩ７膜の表１川
にシリコン電化膜１．０６全波着させ将来の電極［）Ｃ
線路となる領域上の部分全除くすべてのシリコン鷺化膜
全除去する（第２１ヌ１（Ａ））。
金説、明する・ Ｎ型半２ａ一体基板１０１上に所望の開孔部をイ〕する
絶縁被膜全被着する。次いで開孔？Ｘｌ５１０４を７オ
トレジストで被った後開孔部１０３ Ｊ、’ ４１’ｊ
不純物全イオン打込−９−全行ないペース領域１０３Ｈ
’を形成する。次いで絶縁ｆｌｉ、膜１０５及びし１］
孔部１０３゜１０４によって蕗出された半立体基板表面
に多結晶シリコン薄膜１０５ｆ！：気相）ＩＺ長によ−
り被着さぜる。次に多結晶シリコン？ｔＩ７膜の表１川
にシリコン電化膜１．０６全波着させ将来の電極［）Ｃ
線路となる領域上の部分全除くすべてのシリコン鷺化膜
全除去する（第２１ヌ１（Ａ））。
その後、シリコン電化膜１０６をマスクとして熱１圀化
処ｉ４４！により多結晶シリコン漕膜全シリコン峻化層
１０７に俊換する。こ（１）際にシリコン窒化１１休１
０６で、波われた１ｊ１６分の多結晶シリコン状！ｉ、
１体１０５は酸化されず、互にシリコン１液化物１０
７により絶縁さり、た」、１米の市：極配線１（６とな
る多結晶シリコン１０８．１０９，１１０が１１ネ成き
れる（第２図（Ｈ） ）・ 次に領域１１０上のシリコン′く化膜のみ全除去し、こ
の領域及び−ぞの直下の単結晶基イ反中にボロン原子全
熱拡赦法により導入する。次にｉ、 （１８。
処ｉ４４！により多結晶シリコン漕膜全シリコン峻化層
１０７に俊換する。こ（１）際にシリコン窒化１１休１
０６で、波われた１ｊ１６分の多結晶シリコン状！ｉ、
１体１０５は酸化されず、互にシリコン１液化物１０
７により絶縁さり、た」、１米の市：極配線１（６とな
る多結晶シリコン１０８．１０９，１１０が１１ネ成き
れる（第２図（Ｈ） ）・ 次に領域１１０上のシリコン′く化膜のみ全除去し、こ
の領域及び−ぞの直下の単結晶基イ反中にボロン原子全
熱拡赦法により導入する。次にｉ、 （１８。
１０９上のシリコン璧化１１ケ金除去し、これら領域＋
０８．］（＋９及びその１０下のｍ結晶基板中にリン原
子を熱拡散法により導入−Ｊる（第２図（Ｃ））。
０８．］（＋９及びその１０下のｍ結晶基板中にリン原
子を熱拡散法により導入−Ｊる（第２図（Ｃ））。
次に除去されすに残っているシリコン窒化ｈａｔ全て除
去し多結晶シリコンＩｇＶ＜蕗出させる。次（ｃ、Ｓ、
Ｈ，Ｊ）となるべき部分全フォトレジスト全マスクにＩ
Ｊｌ」孔・蕗出さぜ金属全被着させた後熱処理をするこ
とにより、該金金属金属シリサイドＩＪ−１に変換゛Ｔ
る（第２図（Ｄ） ）。この際２ こσ）金Ｌ）シリサ
イドが低い抵抗率を有し、シリコン基板と金属−半導体
接触づ−るように前記金属の種類を選ぶことは無ｉ’１
ｉｉｔ、金属シリサイドに変換する条件を電極配線抵抗
値全車さく出来、且っＳ、Ｂ、Ｄ特性が良くなるように
設定する必要がある。
去し多結晶シリコンＩｇＶ＜蕗出させる。次（ｃ、Ｓ、
Ｈ，Ｊ）となるべき部分全フォトレジスト全マスクにＩ
Ｊｌ」孔・蕗出さぜ金属全被着させた後熱処理をするこ
とにより、該金金属金属シリサイドＩＪ−１に変換゛Ｔ
る（第２図（Ｄ） ）。この際２ こσ）金Ｌ）シリサ
イドが低い抵抗率を有し、シリコン基板と金属−半導体
接触づ−るように前記金属の種類を選ぶことは無ｉ’１
ｉｉｔ、金属シリサイドに変換する条件を電極配線抵抗
値全車さく出来、且っＳ、Ｂ、Ｄ特性が良くなるように
設定する必要がある。
り１才しい金属（１）例として白金の場合（でついで：
＋ｄ、；へろ第３１’ｘｌｆＡ） ｖＣｔｔ、ｊ：、
４ ＃ｔ’ｉ品ノリニア ン１ｆ（４厚５０００λの場
合で白金膜厚と電極耐重（抵抗値のｊ〕ｉ係をボしたも
のである。又ｂ 刑３１：２１（、ＩＪＩには白金＋＋
ａ厚と＆田〕逆方向１酎圧値との関係を示したものであ
る。ｌｆ：ｉ１圧値幻２．電流値１０μへの点でのｍ、
Ｉｉｈ値で測定。８８３図（〜、 （Ｂ）よ勺判る桶
に配線抵抗値１ｏΩ／口以下で且つＳ 、＋３．ＪＪ特
性も艮い最僧条Ｉ／ｌ” ｉｄ多結晶ノリコン膜厚５０
０ ｏ′Ａ、 ｔｒ ｙ・ル白金１１；ｊ Ｊ、Ｉ、’
！が、８００〜１０００λの領域にある。尚、Ｓ、Ｈｊ
Ｊ湧方向耐圧埴の］’ｉ、ｊ八全］へＶ桿度苧で謂容出
来る場合でＱよ、白金膜１“ノ全１６００λ稈朋と厚く
することが出来るりで配線砥抗飴全更に小ざくすること
が用能となる。
＋ｄ、；へろ第３１’ｘｌｆＡ） ｖＣｔｔ、ｊ：、
４ ＃ｔ’ｉ品ノリニア ン１ｆ（４厚５０００λの場
合で白金膜厚と電極耐重（抵抗値のｊ〕ｉ係をボしたも
のである。又ｂ 刑３１：２１（、ＩＪＩには白金＋＋
ａ厚と＆田〕逆方向１酎圧値との関係を示したものであ
る。ｌｆ：ｉ１圧値幻２．電流値１０μへの点でのｍ、
Ｉｉｈ値で測定。８８３図（〜、 （Ｂ）よ勺判る桶
に配線抵抗値１ｏΩ／口以下で且つＳ 、＋３．ＪＪ特
性も艮い最僧条Ｉ／ｌ” ｉｄ多結晶ノリコン膜厚５０
０ ｏ′Ａ、 ｔｒ ｙ・ル白金１１；ｊ Ｊ、Ｉ、’
！が、８００〜１０００λの領域にある。尚、Ｓ、Ｈｊ
Ｊ湧方向耐圧埴の］’ｉ、ｊ八全］へＶ桿度苧で謂容出
来る場合でＱよ、白金膜１“ノ全１６００λ稈朋と厚く
することが出来るりで配線砥抗飴全更に小ざくすること
が用能となる。
第４図１（ΔＬ （１−（）全参照して不発明の１１１
１の実施例を説明する。
１の実施例を説明する。
不純物熱拡１７′ｚｒｌ＜にょって形成されたベース全
１１域１０３１．３とシリコン基板１０１の表面を熱酸
１にしＣ形成されたシリコンｒ′変化膜（Ｓｉ（＋２）
１０２に所望の１１１極思全開孔し、該酸化片×１０２
及０−ノー・板１０１蕗田部分に一４３ミな多結晶シリ
コン］ （１５１ｆ成Ｊそし。
１１域１０３１．３とシリコン基板１０１の表面を熱酸
１にしＣ形成されたシリコンｒ′変化膜（Ｓｉ（＋２）
１０２に所望の１１１極思全開孔し、該酸化片×１０２
及０−ノー・板１０１蕗田部分に一４３ミな多結晶シリ
コン］ （１５１ｆ成Ｊそし。
該多結晶シリコン’＋、 ０５ ｉ通して、浅いエミッ
ク拡散領域］ （１９Ｅ及びコレクタ市（、π１ｏｓｅ
を形１曳する。次いで市；棒部分を略÷二〉′ラバター
ンーＣ多結晶シリコン１０５ｆｆｉｊ基択−〔、、チン
グする次いでＳ、＋３．Ｊ）となるべき部分ｉ、１１２
ノオトレジスト全マスクにＩＪｂ孔蕗出さぜる（第４図
（〜）。
ク拡散領域］ （１９Ｅ及びコレクタ市（、π１ｏｓｅ
を形１曳する。次いで市；棒部分を略÷二〉′ラバター
ンーＣ多結晶シリコン１０５ｆｆｉｊ基択−〔、、チン
グする次いでＳ、＋３．Ｊ）となるべき部分ｉ、１１２
ノオトレジスト全マスクにＩＪｂ孔蕗出さぜる（第４図
（〜）。
次に金属を被Ｎ式せた後、熱処理することにより該金Ｊ
、４＋＝ｉ ｆ金属シリザイド１１１に変換する（第４
図（Ｂ））。尚こσノ際シリコン基板と金Ｊ−「！−半
導体接Ｉ）’ｌする様に前記＠属の種類を選ぶことは前
述の実施例と同じである。
、４＋＝ｉ ｆ金属シリザイド１１１に変換する（第４
図（Ｂ））。尚こσノ際シリコン基板と金Ｊ−「！−半
導体接Ｉ）’ｌする様に前記＠属の種類を選ぶことは前
述の実施例と同じである。
？ＪＳ ５１２．１ ｖ、好ましい金属の例として白金
４００Ａ膜厚の場合におけるエミッタ・ベース接合歩留
りと多結晶シリコン膜厚の関係葡示したものである。
４００Ａ膜厚の場合におけるエミッタ・ベース接合歩留
りと多結晶シリコン膜厚の関係葡示したものである。
同図からｔｉＪる株に、金ス・凡シリザイドを形成する
際に起るシリコンのくわれ現ＩＪ、に防止し、高歩留り
金イ８するためにｒ」：多結晶シリ二フン膜厚が１．２
ＦＩＯＡ以上必゛拗であることか判る。
際に起るシリコンのくわれ現ＩＪ、に防止し、高歩留り
金イ８するためにｒ」：多結晶シリ二フン膜厚が１．２
ＦＩＯＡ以上必゛拗であることか判る。
以−ヒ述べたむｋに多結晶シリコン膜厚と金ス・・）シ
リザイドＩＩＩＪ厚の地が１〜３以上とすることにより
高歩留りである半７ｆ）体穫置ケ冥Ｊ」１．出来る。尚
、多結晶シリコン膜厚と１１輩シリザイド膜厚の比はバ
タニーング精度、装置ｒの性能、製造能力により決定さ
れるのは言９７１：でもないが、１：５〜７の所が最適
値である。
リザイドＩＩＩＪ厚の地が１〜３以上とすることにより
高歩留りである半７ｆ）体穫置ケ冥Ｊ」１．出来る。尚
、多結晶シリコン膜厚と１１輩シリザイド膜厚の比はバ
タニーング精度、装置ｒの性能、製造能力により決定さ
れるのは言９７１：でもないが、１：５〜７の所が最適
値である。
又、ボイポーラ型半導体装置の実施例について説明した
が、ＭＯ８型半与休属置装摘要出来ることは云うまでも
ない。
が、ＭＯ８型半与休属置装摘要出来ることは云うまでも
ない。
第１図は半棉体−金属ダイオード葡有する半導体装置の
等画回路図であ、！７１第１図２Δ）〜（Ｊ））は各／
ｒ不発明の実が１１例の半導体装置をその製造工程にｌ
′１）って示す１更面図である。第３図（Δ）Ｕ：、多
結晶シリコン膜厚５０００Ａのときの熱処理６００’Ｃ
Ｉ５分における２配線抵抗値メ・ｊ白金膜厚を１ｊｋｌ
係示すグラフ及び第３１ンＩ （ＩＪＩは白金膜）９対
ＳＢＤ逆方回而」圧値り関係ケホすグラフ、第４図（Ａ
＋、 （１３）はイ（発明の他の実用例の製；≦に工程
に沿って示す断面図であり、第５１￥１は白金膜厚４．
ＯＯＡで熱処理６ｏｏ’ｃ １５分におりるエミッタ
・ベース接合歩′１イリメ・［多結晶シリコン膜厚Ｖ）
関係を示すグラフで、−：）る。 なお図中において、 １０１−１．、ｑ’ｔ＃；、’；晶シリコン基板、１０
２＝・・−絶４績被膜、１（１３，１０４・・−絶縁波
１１’−における開口部、１０５・・・・・多結晶シ１
ノコンン則１ｊ労、１０６・・・・シリコン窒化）１１
０８，１０９゜１１０・・・多結晶シリコン′亀・誤配
線路、１０７−・・・シリコン（・欧化膜、１１１・・
・金属シ１ノサイド。 １０３ Ｂ・・・・・Ｐ型ベース領域、１０９Ｅ・−・
Ｎ型エミッタ領域、金示す。 ・・ 、４．＼ イー■１人 ４１゛ ”−ｔ： １７１ １Ｍ ° （
゛。 １研ｆＲ） 白７外π橋肩 （２） ｃ％）６外船号へ−シｚ″？■
等画回路図であ、！７１第１図２Δ）〜（Ｊ））は各／
ｒ不発明の実が１１例の半導体装置をその製造工程にｌ
′１）って示す１更面図である。第３図（Δ）Ｕ：、多
結晶シリコン膜厚５０００Ａのときの熱処理６００’Ｃ
Ｉ５分における２配線抵抗値メ・ｊ白金膜厚を１ｊｋｌ
係示すグラフ及び第３１ンＩ （ＩＪＩは白金膜）９対
ＳＢＤ逆方回而」圧値り関係ケホすグラフ、第４図（Ａ
＋、 （１３）はイ（発明の他の実用例の製；≦に工程
に沿って示す断面図であり、第５１￥１は白金膜厚４．
ＯＯＡで熱処理６ｏｏ’ｃ １５分におりるエミッタ
・ベース接合歩′１イリメ・［多結晶シリコン膜厚Ｖ）
関係を示すグラフで、−：）る。 なお図中において、 １０１−１．、ｑ’ｔ＃；、’；晶シリコン基板、１０
２＝・・−絶４績被膜、１（１３，１０４・・−絶縁波
１１’−における開口部、１０５・・・・・多結晶シ１
ノコンン則１ｊ労、１０６・・・・シリコン窒化）１１
０８，１０９゜１１０・・・多結晶シリコン′亀・誤配
線路、１０７−・・・シリコン（・欧化膜、１１１・・
・金属シ１ノサイド。 １０３ Ｂ・・・・・Ｐ型ベース領域、１０９Ｅ・−・
Ｎ型エミッタ領域、金示す。 ・・ 、４．＼ イー■１人 ４１゛ ”−ｔ： １７１ １Ｍ ° （
゛。 １研ｆＲ） 白７外π橋肩 （２） ｃ％）６外船号へ−シｚ″？■
Claims (5)
- （１）半導体基板上ヒの少なくとも一部分にシリコン薄
膜が形成され、該シリコン薄膜の少なくとも’ｒ？Ｂ分
に全組又は金属シリサイドが形成されている半導体装置
において、前記シリコン薄膜の厚さは該シリコン薄膜に
形成された金４１１４又に＋、全組シソサイド膜厚の３
倍以上であることを特１改とする半導体装置。 - （２）前記シリコンれ９°膜は半導体基板上の絶縁膜に
設けら？ｌた開孔窓に」二９該半導体基へと接続さｉ７
，７且つ顔シリコン薄膜が設けられてない他の半導体基
板上の絶縁膜の少なくとも一部分に仮数り開孔窓が形成
されており、前記シリコン薄膜及び前猷俊斂り開孔窓の
少なくとも一部分に金属又は、金属シリサイドが形成さ
れていることを特徴とする特許請、１この範ＩＪｊ（第
（り項記載の半導体装置。 - （３） 前記シリコン薄１ｊ〆が多結晶シリコン薄膜で
あることを特徴とする特許請求の範囲ｌ君（１）項記載
の半導体装置。 - （４）前記金属又は金属シリサイドが白金又は白金シソ
サイド或はモリブデン又はモリブテンシリサイド、タン
グステン又はタンクスデンシリザイドであること全特徴
とする特ａ／ｌ請求の範囲第（］）項記載の半畳体装洒
。 - （５）前記シリコン薄膜が多結晶シリコン薄膜であ、！
７１前記国数の開孔窓の少なくとも一部分に金属−半導
体ダイオードが形成されていること全特徴とづ−るノ１
へ許請求範囲２−［（２１項記載り半ンＪア体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58146904A JPS6037787A (ja) | 1983-08-11 | 1983-08-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58146904A JPS6037787A (ja) | 1983-08-11 | 1983-08-11 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6037787A true JPS6037787A (ja) | 1985-02-27 |
Family
ID=15418197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58146904A Pending JPS6037787A (ja) | 1983-08-11 | 1983-08-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6037787A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5563821A (en) * | 1978-11-06 | 1980-05-14 | Nec Corp | Semiconductor device |
| JPS57122540A (en) * | 1980-12-09 | 1982-07-30 | Fairchild Camera Instr Co | Multilayer metallic silicide mutual wire for integrated circuit |
-
1983
- 1983-08-11 JP JP58146904A patent/JPS6037787A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5563821A (en) * | 1978-11-06 | 1980-05-14 | Nec Corp | Semiconductor device |
| JPS57122540A (en) * | 1980-12-09 | 1982-07-30 | Fairchild Camera Instr Co | Multilayer metallic silicide mutual wire for integrated circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4128670A (en) | Fabrication method for integrated circuits with polysilicon lines having low sheet resistance | |
| US3740835A (en) | Method of forming semiconductor device contacts | |
| US3581161A (en) | Molybdenum-gold-molybdenum interconnection system for integrated circuits | |
| JPS58212164A (ja) | バイポ−ラメモリセル | |
| US3995301A (en) | Novel integratable Schottky Barrier structure and a method for the fabrication thereof | |
| US3506893A (en) | Integrated circuits with surface barrier diodes | |
| JPS6336566A (ja) | 半導体装置の製造方法 | |
| EP0064466A2 (en) | Logic structure utilizing polycrystalline silicon Schottky diode | |
| US3849270A (en) | Process of manufacturing semiconductor devices | |
| JPS6256670B2 (ja) | ||
| US3706128A (en) | Surface barrier diode having a hypersensitive n region forming a hypersensitive voltage variable capacitor | |
| JPH05304153A (ja) | 半導体装置 | |
| US3436279A (en) | Process of making a transistor with an inverted structure | |
| US4070748A (en) | Integrated circuit structure having semiconductor resistance regions | |
| JPS5984468A (ja) | 半導体装置 | |
| JPS6346987B2 (ja) | ||
| JPS58164241A (ja) | 半導体装置の製造方法 | |
| JPS5879761A (ja) | 半導体装置 | |
| US3400308A (en) | Metallic contacts for semiconductor devices | |
| JP3331671B2 (ja) | 半導体装置及びその製造方法 | |
| JPH05251769A (ja) | 超電導電流路の接続構造 | |
| JPH02112282A (ja) | 半導体デバイス | |
| JPH01135064A (ja) | 半導体装置 | |
| JPS606097B2 (ja) | 半導体装置の製造方法 | |
| JPS58161373A (ja) | 半導体集積回路の製造方法 |