JPS6037809A - Complementary class b single ended push-pull amplifier circuit - Google Patents
Complementary class b single ended push-pull amplifier circuitInfo
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- JPS6037809A JPS6037809A JP58146090A JP14609083A JPS6037809A JP S6037809 A JPS6037809 A JP S6037809A JP 58146090 A JP58146090 A JP 58146090A JP 14609083 A JP14609083 A JP 14609083A JP S6037809 A JPS6037809 A JP S6037809A
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Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は相補3級シングルエンディ、ドデッシュゾル
増幅回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a complementary third-class single endy Dodesh Sol amplifier circuit.
第1図は従来の相補B級シングルエンディッドプッシュ
ゾル増幅回路を示すものである。信号入力端1ノはドラ
イブ段を構成するNPN )う”)スタQiC第4のト
ランジスタ)およびPNP )ランジスタQs (第3
のトランジスタ)のペースに共通接続される。前記トラ
ンジスタQ4(7)コレクタは電源子Bに接続され、コ
レクタは抵抗R2を介して電源−Bに接続される。FIG. 1 shows a conventional complementary class B single-ended push-sol amplifier circuit. The signal input terminal 1 is connected to an NPN transistor (4th transistor) and a PNP transistor Qs (3rd transistor) which constitute the drive stage.
(transistor) is commonly connected to the pace of the transistor. The collector of the transistor Q4 (7) is connected to the power source B, and the collector is connected to the power source -B via a resistor R2.
また、前記トランジスタQ3のエミ、りは抵抗R,を介
して電源十Bに接続され、コレクタは電源−Bに接続さ
れる。さらに、電源十Bおよび−B間には出力段を構成
するNPN )ランジスタQl (第1のトランジスタ
)およびPNP トランジスタQ2 (第2のトランジ
スタ)がコンプリメンタリ接続される。即ち、トランジ
スタQsのコレクタは電源十Bに接続され、ペースは前
記トラン・ゾスタQ3のエミッタに接続される。また、
このトランジスタQ1のエミッタは信号出力端12に接
続されるとともに前記トランジスタQ2のエミッタに接
続される。このトランジスタQ2のペースは前記トラン
ジスタQ4のエミッタに接続され、コレクタは電源−B
に接続される。Further, the emitter of the transistor Q3 is connected to the power supply -B via a resistor R, and the collector is connected to the power supply -B. Further, an NPN transistor Ql (first transistor) and a PNP transistor Q2 (second transistor) constituting an output stage are complementary connected between power supplies 1B and -B. That is, the collector of the transistor Qs is connected to the power source 1B, and the conductor is connected to the emitter of the transistor Q3. Also,
The emitter of this transistor Q1 is connected to the signal output terminal 12 and also to the emitter of the transistor Q2. The pace of this transistor Q2 is connected to the emitter of the transistor Q4, and the collector is connected to the power source -B.
connected to.
上記回路では大出力電力を取出し得るよう・出力段のト
ランジスタQlおよびQ2のエミッタ面積がドライブ段
のトランジスタQ3およびQ4に比較して犬きくされる
ことが多い。ところが、この回路において、無信号時の
トランジスタQt+Qgのコレクタ電流は、トランジス
タQ3 、Q4のコレクタ電流およびトランジスタQL
IQ2 +QaおよびQ4におけるエミッタ面積の比
率によって決定される。ここで、トランジスタQx+Q
zのエミッタ面積がそれぞれトランジスタQ41Q!1
のエミッタ面積のn倍になっているものとし、トランジ
スタQ3 。In the above circuit, in order to extract a large output power, the emitter areas of the output stage transistors Ql and Q2 are often made larger than those of the drive stage transistors Q3 and Q4. However, in this circuit, the collector current of transistors Qt+Qg when there is no signal is equal to the collector currents of transistors Q3 and Q4 and transistor QL.
It is determined by the ratio of the emitter area at IQ2 +Qa and Q4. Here, transistor Qx+Q
Each emitter area of z is transistor Q41Q! 1
transistor Q3.
Q4のコレクタ電流をそれぞれIl 、12とすると、
無信号時におけるトランジスタQ++Q2のコレクタ電
流工0はベース電流を無視すると、
l0=n〆石G
となる。上式から明らかなように、第1図に示す回路で
は、ドライブ段のトランジスタQ31Q4に対する出力
段のトランジスタQl 、Q2のエミツタ面積比を大き
くすると、コレクタ電流工0も大きくなるため、無信号
時に丸・ける回路の消費電流が増加する。Letting the collector currents of Q4 be Il and 12, respectively,
The collector current 0 of the transistor Q++Q2 when there is no signal is 10=n, if the base current is ignored. As is clear from the above equation, in the circuit shown in Figure 1, if the emitter area ratio of the output stage transistors Ql and Q2 to the drive stage transistors Q31Q4 is increased, the collector current・Current consumption of the connected circuit increases.
このように、第1図に示す回路では、各トランジスタに
流す電流やエミッタ面積の比率を独立して自由に設定す
ることができないため、回路設計に大きな制約を受ける
ものであった。As described above, in the circuit shown in FIG. 1, the current flowing through each transistor and the emitter area ratio cannot be freely set independently, and thus the circuit design is subject to significant restrictions.
そこで、ドライブ段においてエミッタフォロワとして動
作されている2個のトランジスタのペースを直接信号入
力端に接続せず、それぞれ信号入力端との間に一定の電
位差を設定することが考えられる。このような構成とす
れば、無信号時に出力段のトランジスタに流れる電流を
、ドライブ段のトランジスタに流れる電流や各トランジ
スタのエミッタ面積の比率と独立して自由に設定するこ
とができる。しかし、このような構成とした場合、温度
が変化したシ、トランジスタのペース−エミッタ間電圧
およびコレクタ電流との間に誤差が生じるがそれに伴っ
て、無信号時に出力段のトランジスタに流れる電流が大
きく変化するため、再現性が良くない回路となる。Therefore, it is conceivable to set a constant potential difference between the two transistors operating as emitter followers in the drive stage without directly connecting them to the signal input terminals, but with the respective signal input terminals. With this configuration, the current flowing through the output stage transistor when there is no signal can be freely set independently of the current flowing through the drive stage transistor and the ratio of the emitter areas of each transistor. However, with such a configuration, when the temperature changes, an error occurs between the transistor's pace-emitter voltage and collector current, and as a result, the current flowing through the output stage transistor when there is no signal increases. This results in a circuit with poor reproducibility.
この発明は上記事情に基づいてなされたものであシ、そ
の目的とするところは無信号時に出力段のトランジスタ
に流れる電流をドライブ段のトランジスタ電流れる電流
や各トランジスタのエミッタ面積の比率に制約を受ける
ことなく自由、且つ再現性良く安定に設定することが可
能fx相補BfJシングルエンディッドデソシーデル増
幅回路を提供しようとするものである。This invention was made based on the above circumstances, and its purpose is to limit the current flowing through the output stage transistor when there is no signal, the current flowing through the drive stage transistor, and the ratio of the emitter area of each transistor. The present invention is intended to provide an fx complementary BfJ single-ended deso-Sidel amplifier circuit that can be set freely and stably with good reproducibility without any interference.
この発明は、ドライブ段の2個のトランジスタのペース
それぞれと信号入力端間に、各1117ijのトランジ
スタを設け、このトランジスタの能動状態にペースとエ
ミッタ間に発生される電位差と関数関係にある電位差を
ドライブ段のトランジスタのペースに供給することによ
り、温度変化等に影響を受けることなく、無信号時に出
力段のトランジスタに流れる電流を安定して保持しよう
とするものである。This invention provides 1117ij of transistors between each of the paces of the two transistors in the drive stage and the signal input terminal, and in the active state of these transistors, a potential difference having a functional relationship with the potential difference generated between the pace and the emitter is applied. By supplying the current to the drive stage transistor, the current flowing through the output stage transistor during no signal is stably maintained without being affected by temperature changes.
以下、この発明の一実施例について1ヌl ’+7+r
を参。Hereinafter, regarding one embodiment of the present invention, 1nu l'+7+r
See.
照して説明する。尚、第1図と同一、′1μ分に1・」
同一符号を付し異なる部分についてのみ説明する。I will refer to and explain. Also, same as Figure 1, '1 for 1μ'
Only the different parts will be explained using the same reference numerals.
第2図において、電源子B、−Bの相互間には定電流源
21.抵抗R3r R4r R5r R6+定電流源2
2が順次接続される。このうち、抵抗R4r R5の接
続点には信号入力端11が接続されるとともに、トラン
ジスタQs*Q6(第5.第6のトランジスタ)のコレ
クタが接続される。こρうち、トランジスタQ、sノペ
ースはトランジスタQ4のペースに接続されるとともに
、抵抗R3r R4の接続点に接続され、エミッタは定
電流源22と抵抗R3の接続点に接続される。また、前
記トランジスタQ6のペースはトランジスタQ3のペー
スに接続されるとともに、抵抗R5+ R6の接続点に
接続され、エミッタは抵抗R6と定電流源22の接続点
に接続される。In FIG. 2, a constant current source 21. Resistor R3r R4r R5r R6+constant current source 2
2 are connected sequentially. Among these, the signal input terminal 11 is connected to the connection point of the resistors R4r and R5, and the collectors of the transistors Qs*Q6 (fifth and sixth transistors) are connected. Of these, the transistor Q and the sno-pace are connected to the pace of the transistor Q4, and also to the connection point of the resistors R3r and R4, and the emitter is connected to the connection point of the constant current source 22 and the resistor R3. Further, the pace of the transistor Q6 is connected to the pace of the transistor Q3, and also to the connection point of the resistors R5+R6, and the emitter is connected to the connection point of the resistor R6 and the constant current source 22.
上記構成の動作を説明する。第3図は第2図のトランジ
スタQ6に対応する回路を取出して示すものである。こ
こで・抵抗Etsの両端電圧■11は能動状態のトラン
ジスタQ6のペース。The operation of the above configuration will be explained. FIG. 3 shows a circuit corresponding to transistor Q6 in FIG. 2. Here, the voltage across the resistor Ets 11 is the pace of the active transistor Q6.
エミッタ間に発生する電位差をもとにして発生された電
圧であり、ペース、エミッタ間に発生する電位差と関数
関係を有している。こノ1.と同様の原理によって、ト
ランジスタQ5のベ ス。It is a voltage generated based on the potential difference that occurs between the emitters, and has a functional relationship with the potential difference that occurs between the pace and the emitter. This 1. Based on the same principle as the base of transistor Q5.
コレクタ間に接続された抵抗R4の両端電圧をVB2と
し、さら忙、トランジスタQ1+Q21Q3 、Q4の
各ペース、エミッタ間電圧をそノしぞれVBEQl 1
VBIQ21VBBQ51VBKQ4とするとx これ
らには
VBEQ4 vngtax (vIll ”82 )”
’ VBEq1’BEQ2 ””” (1)なる関係が
成立する。The voltage across the resistor R4 connected between the collectors is VB2, and the voltage between the transistors Q1+Q21Q3 and Q4 and the emitter is VBEQl1.
VBIQ21VBBQ51VBKQ4 x For these, VBEQ4 vngtax (vIll "82)"
'VBEq1'BEQ2 ``'''' (1) The following relationship holds true.
そこで、第2図におけるトランジスタQ4とQsに同一
構造のものを用い、トランジスタQ1にはエミッタ面積
がトランジスタQ4のn倍とされたものを用いるととも
に、トランジスタQsとQsに同一構造のものを用い、
トランジスタQ2にはエミッタ面積がQsのn倍になっ
ているものを用いるとする。さらに、トランジスタQs
、Q4のコレクタ電流■1+1!および定電流源の電
流工3が総て■1に等しくなるよう設定し、抵抗R3+
R4+Rs +R6がRs /Ra =R4/R3=m
の関係を満足するような値に選ぶと、出力段のトランジ
スタQ1+Q2に無信号時に流れるコレクタ電流工0は
各トランジスタのペース電流分を無視し、トランジスタ
Q31Q4の順方向飽和電流をそれぞれ■sp + I
snとすると、
I O= n CISP ・Inn )n1/2Ir1
−m’=”””(2)と表わすことができる。(2)式
よシ明らかなように、出力段のトランジスタQ1+Q2
とドライブ段のトランジスタQ31Q4のエミツタ面積
比nやドライブ段のトランジスタQs、Q<のコレクタ
電流工、を変化させなくとも、抵抗比mの値を変化する
ことにょシ、無信号時における出力段のトランジスタの
コレクタ電流■oを変化させることができる。Therefore, transistors Q4 and Qs in FIG. 2 have the same structure, transistor Q1 has an emitter area n times that of transistor Q4, and transistors Qs and Qs have the same structure.
Assume that the transistor Q2 has an emitter area n times larger than Qs. Furthermore, the transistor Qs
, Q4 collector current ■1+1! and the current generator 3 of the constant current source are all set to be equal to 1, and the resistor R3+
R4+Rs +R6 is Rs/Ra =R4/R3=m
If a value is selected that satisfies the relationship , the collector current flowing through the output stage transistors Q1 + Q2 when there is no signal will ignore the pace current of each transistor, and the forward saturation current of transistors Q31Q4 will be
If sn, then I O= n CISP ・Inn ) n1/2Ir1
−m'=”””(2).As is clear from equation (2), the output stage transistors Q1+Q2
It is possible to change the value of the resistance ratio m without changing the emitter area ratio n of the transistors Q31Q4 in the drive stage or the collector current of the transistor Qs and Q< of the drive stage. It is possible to change the collector current ①o of the transistor.
上記構成によれば、ドライブ段のトランジスタQ3 、
Q4の各ペースと信号入力端11との電位差は、能動状
態にあるトランジスタ。6 。According to the above configuration, the drive stage transistor Q3,
The potential difference between each pace of Q4 and the signal input terminal 11 is a transistor in an active state. 6.
Qsのペース、エミッタ間に発生された′rIj位差を
基準として作シ出されている。したがって、出力段のト
ランジスタQ!+Q2は温度変化に対する補償がなされ
る。しかも、特に、この回路を集積回路化した場合は、
ドライブ段および出力段のトランジスタQs lQ4
rQs 、Q2のペース、エミッタ間電圧と、コレクタ
1し流の関係がばらつbでも、基準となるトランジスタ
Qs 、Qsのペース、エミッタ間電圧とコレクタ電流
の関係も同一方向にばらつくため、さらに、安定且つ再
現性良く無信号時における出力段トランジスタQ1+Q
2のコレクタ電流を設定することができる。It is created based on the pace of Qs and the 'rIj level difference generated between the emitters. Therefore, the output stage transistor Q! +Q2 is compensated for temperature changes. Moreover, especially when this circuit is integrated,
Drive stage and output stage transistor Qs lQ4
Even if the relationships between rQs, the pace of Q2, the emitter voltage, and the collector current vary b, the relationships between the reference transistor Qs, the pace of Qs, the emitter voltage, and the collector current also vary in the same direction. Stable and reproducible output stage transistor Q1+Q when there is no signal
2 collector currents can be set.
次に、この発明の他の実施例について説明する。尚、第
2図と同一部分については同一符号を付し、異なる部分
についてのみ説明する。Next, other embodiments of the invention will be described. Note that the same parts as in FIG. 2 are given the same reference numerals, and only the different parts will be explained.
第4図において、定電流源21とトランジスタQliの
エミッタとの接続点および抵抗R3との間にはダイオー
ドD1が順方向に接続される。In FIG. 4, a diode D1 is connected in the forward direction between the connection point between the constant current source 21 and the emitter of the transistor Qli and the resistor R3.
また、定電流源22とトランジスタQ6のエミツクとの
接続点よ・よび抵抗R6との間にはダイオ−14D2が
順方向に接続される。Further, a diode 14D2 is connected in the forward direction between the connection point between the constant current source 22 and the emitter of the transistor Q6 and the resistor R6.
上記構成の動作を説明する。第3図は第2図のトランジ
スタQ6に対応する回路を取出して示すものである。尚
、ダイオードD2はトランジスタを周込て示している。The operation of the above configuration will be explained. FIG. 3 shows a circuit corresponding to transistor Q6 in FIG. 2. Note that the diode D2 is shown surrounding the transistor.
ここで、抵抗R5の両端電圧vB1は能動状態のトラン
ジスタ。6のペース、エミッタ間に発生する電位差をも
とにして発生された′低圧であシ、ペース、エミッタ間
に発生する電位差と関数関係を有している。Here, the voltage vB1 across the resistor R5 is a transistor in an active state. The low voltage is generated based on the potential difference generated between the pace and emitter of No. 6, and has a functional relationship with the potential difference generated between the pace and emitter.
これと同様の原理によって、トランジスタQ5のペース
、コレクタ間に接続された抵抗R4の両端電圧をVB2
とし、さらに、ト・ランジスタQ1 lQ2 IQ3
IQ4の各ペース、エミッタ間電圧をそれぞれvBEQ
l ”BF+Q21VBEQ31vBEQ4とすると、
これらにハ(1)式と同様に
vBEQ4 ’EEQ3 (Vsl −VB2 )=”
BEQl ”BEQ2 ・聞−−(3)なる関係が成立
する。Using the same principle, the voltage across resistor R4 connected between the pace and collector of transistor Q5 is set to VB2.
In addition, transistor Q1 lQ2 IQ3
Each pace and emitter voltage of IQ4 is vBEQ.
l “BF+Q21VBEQ31vBEQ4,
Similarly to equation (1), vBEQ4 'EEQ3 (Vsl −VB2)=”
The following relationship holds true: BEQl ``BEQ2 ・R--(3).
そこで、第4図におけるトランジスタ。4とQeならび
にD2に同一構造のものを用い、トランジスタQ1には
エミッタ面積がトランジスタQ4のn倍とされたものを
用いるとともに、トランジスタQ3とQ5ならびにり、
に同一(1覧造のものを用い、トランジスタQ2にはエ
ミッタ面接がQ3のn倍になっているものをm−るとす
る。さらに、トランジスタQ!、Q4 のコレクタ電流
11+I2および定電流源の71元流工3が総べてIr
に等しくなるように設定し、抵抗Ra + R4r R
5r R6がRs l R6= na / R3=mの
関係を満足するような値に選ぶと、出力段のトランジス
タQ1+Q’2に無信号口、(1に流れルコレクタ電流
工0は各トランジスタのペース電流分を無視すると、
I o = n Ir/ K” −−(4)と表わすこ
とができる。但し、■(はt+、を抗値によって決まる
トランジスタQ6のコレクタ電流工。と抵抗R5を流れ
る電流IdO比I c/I dである。Therefore, the transistor in FIG. 4, Qe and D2 have the same structure, transistor Q1 has an emitter area n times larger than transistor Q4, and transistors Q3 and Q5 as well as
The transistor Q2 has an emitter surface n times that of Q3, and it is assumed that the transistor Q2 has an emitter surface n times that of Q3.Furthermore, the collector currents 11+I2 of transistors Q! and Q4 and the constant current source 71 yuan ryuko 3 are all Ir
and the resistance Ra + R4r R
If 5r R6 is selected to a value that satisfies the relationship Rs l R6 = na / R3 = m, the output stage transistor Q1 + Q'2 has a no-signal port (flows to 1), and the collector current 0 is the pace current of each transistor. Io = n Ir/K'' - (4) However, ■( is t+, collector current of transistor Q6 determined by resistance value, and current IdO flowing through resistor R5. The ratio Ic/Id.
(4)式よシ明らかなように、第4図に示す回路を用い
ても、出力段のトランジスタQ1 、Qiとドライブ段
のトランジスタQ31Q4のエミツタ面積比nやドライ
ブ段のトランジスタQa+Q4のコレクタ電流■1を変
化することなく、抵抗R3〜R6の抵抗値を変えること
によシ、無信号時における出力段のトランジスタのコレ
クタ電流工0を変化させることができる。As is clear from equation (4), even if the circuit shown in FIG. By changing the resistance values of the resistors R3 to R6 without changing the current value 1, it is possible to change the collector current value 0 of the transistor in the output stage when there is no signal.
このような構成としても上記実施例と同様の効果を得る
ことができる。Even with such a configuration, the same effects as in the above embodiment can be obtained.
尚、この発明は上記実施例に限定されるものではなく、
要旨を変えない範囲で種々変形実施可能なことは勿論で
ある。Note that this invention is not limited to the above embodiments,
Of course, various modifications can be made without changing the gist.
以上、詳述したようにこの発明によれば、無信号時に出
力段のトランジスタに流れる電流をドライブ段のトラン
ジスタに流れる電流や各トランジスタのエミッタ面積の
比率に制約を受けること表く自由、且つ再現性良く安定
に設定することが可能な相補B級シングルエンディソド
ゾッシープル増幅回路を提供できる。As detailed above, according to the present invention, the current flowing through the output stage transistor when there is no signal can be freely and reproducibly controlled by the current flowing through the drive stage transistor or the ratio of the emitter area of each transistor. Therefore, it is possible to provide a complementary class B single-ended double-ended amplifier circuit that can be set easily and stably.
第1図は従来の相補B級シングルエンディッドプッシュ
プル増幅回路の一例を示す回路構成図、第2図はこの発
明に係わる相補B級シングルエンディッドプッシュプル
増幅回路の一実施例を示す回路構成図、第3図は第2図
の−141(を取出して示す回路図、第4図はこの発明
の他の実施例を示す回路構成図、第5図tIi第4図の
一部を取出して示す回路構成図である。
Ql−Qe・・・第1〜第6のトランジスタ、R3−R
6・・・抵抗、11・・・信号人力晧、)2・・・信号
出力端、21.22・・・定電流源。
“ 出願人代理人 弁理士 鈴 江 武 彦第1し」
第2図
第3図
第4図
第5図FIG. 1 is a circuit configuration diagram showing an example of a conventional complementary class B single-ended push-pull amplifier circuit, and FIG. 2 is a circuit configuration diagram showing an example of a complementary class B single-ended push-pull amplifier circuit according to the present invention. Figure 3 is a circuit diagram showing -141 (in Figure 2), Figure 4 is a circuit configuration diagram showing another embodiment of the present invention, Figure 5 is a partial diagram of Figure 4. It is a circuit configuration diagram showing.Ql-Qe...first to sixth transistors, R3-R
6...Resistor, 11...Signal power, )2...Signal output end, 21.22...Constant current source. “Patent Attorney Patent Attorney Suzue Takehiko No. 1” Figure 2 Figure 3 Figure 4 Figure 5
Claims (1)
タおよびPNP形の第2のトランジスタを正負電源の間
に接続し、2つのエミッタフォロワとして動作させ、且
つPNP形の第3のトランジスタのコレクタを前記負電
源に接続しエミッタを前記第1のトランジスタのペース
に接続するとともに、NPN形の第4のトランジスタの
コレクタを前記正電源に接続しエミッタを前記第2のト
ランジスタのペースに接続し前記第3および第4のトラ
ンジスタのペースに信号が入力され第1.第2のトラン
ジスタのエミッタより信号が出力される相補B級シング
ルエンディソドプッシュゾル増幅回路において、信号入
力端にコレクタがそれぞれ接続されエミッタが前記正負
電源にそれぞれ接続されるとともにペースが前記第4.
第3のトランジスタのペースにそれぞれ接続される第5
.第6のトランジスタを具備し、これら第5.第6のト
ランジスタが能動状態において発生するペース、エミッ
タ間の電位差と関数関係となる電位差を前記第3゜第4
のトランジスタのペースに供給することを特徴とする相
補B級シングルエンディッドプッシュプル増幅回路。A first NPN transistor and a second PNP transistor whose emitters are connected to each other are connected between positive and negative power supplies to operate as two emitter followers, and the collector of the third PNP transistor is connected to the A fourth NPN type transistor is connected to a negative power source and its emitter is connected to the pace of the first transistor, and a collector of an NPN type fourth transistor is connected to the positive power source and its emitter is connected to the pace of the second transistor. A signal is input to the pace of the first transistor and the fourth transistor. In a complementary class B single-ended push-sol amplifier circuit in which a signal is output from the emitter of the second transistor, the collector is connected to the signal input terminal, the emitter is connected to the positive and negative power supplies, and the pace is connected to the fourth transistor.
a fifth connected to the third transistor pace respectively;
.. a sixth transistor; The pace generated when the sixth transistor is in the active state, the potential difference that has a functional relationship with the potential difference between the emitters, is determined by the third and fourth transistors.
A complementary class B single-ended push-pull amplifier circuit characterized by supplying a transistor pace.
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB838317406A GB8317406D0 (en) | 1983-06-27 | 1983-06-27 | Real-time spectral |
| GB8317407 | 1983-06-27 | ||
| GB8317406 | 1983-06-27 | ||
| US596817 | 1983-06-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6037809A true JPS6037809A (en) | 1985-02-27 |
Family
ID=10544845
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58146090A Pending JPS6037809A (en) | 1983-06-27 | 1983-08-10 | Complementary class b single ended push-pull amplifier circuit |
| JP59134032A Granted JPS6037811A (en) | 1983-06-27 | 1984-06-27 | signal processing device |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59134032A Granted JPS6037811A (en) | 1983-06-27 | 1984-06-27 | signal processing device |
Country Status (5)
| Country | Link |
|---|---|
| JP (2) | JPS6037809A (en) |
| BE (1) | BE899986A (en) |
| DD (1) | DD239482A5 (en) |
| GB (1) | GB8317406D0 (en) |
| ZA (1) | ZA844037B (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62161538A (en) * | 1986-01-11 | 1987-07-17 | 松下電工株式会社 | Electric laminated board |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB8518803D0 (en) * | 1985-07-25 | 1985-08-29 | Rca Corp | Locating target patterns within images |
-
1983
- 1983-06-27 GB GB838317406A patent/GB8317406D0/en active Pending
- 1983-08-10 JP JP58146090A patent/JPS6037809A/en active Pending
-
1984
- 1984-05-28 ZA ZA844037A patent/ZA844037B/en unknown
- 1984-06-21 BE BE0/213196A patent/BE899986A/en not_active IP Right Cessation
- 1984-06-25 DD DD84264511A patent/DD239482A5/en unknown
- 1984-06-27 JP JP59134032A patent/JPS6037811A/en active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62161538A (en) * | 1986-01-11 | 1987-07-17 | 松下電工株式会社 | Electric laminated board |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6037811A (en) | 1985-02-27 |
| GB8317406D0 (en) | 1983-07-27 |
| BE899986A (en) | 1984-10-15 |
| DD239482A5 (en) | 1986-09-24 |
| JPH0411045B2 (en) | 1992-02-27 |
| ZA844037B (en) | 1984-12-24 |
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