JPS6037809A - 相補ｂ級シングルエンデイツドプツシユプル増幅回路 - Google Patents
相補ｂ級シングルエンデイツドプツシユプル増幅回路Info
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- JPS6037809A JPS6037809A JP58146090A JP14609083A JPS6037809A JP S6037809 A JPS6037809 A JP S6037809A JP 58146090 A JP58146090 A JP 58146090A JP 14609083 A JP14609083 A JP 14609083A JP S6037809 A JPS6037809 A JP S6037809A
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- H04N19/63—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding using sub-band based transform, e.g. wavelets
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- G01R23/165—Spectrum analysis; Fourier analysis using filters
- G01R23/167—Spectrum analysis; Fourier analysis using filters with digital filters
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- G—PHYSICS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は相補３級シングルエンディ、ドデッシュゾル
増幅回路に関する。
増幅回路に関する。
第１図は従来の相補Ｂ級シングルエンディッドプッシュ
ゾル増幅回路を示すものである。信号入力端１ノはドラ
イブ段を構成するＮＰＮ ）う”）スタＱｉＣ第４のト
ランジスタ）およびＰＮＰ ）ランジスタＱｓ （第３
のトランジスタ）のペースに共通接続される。前記トラ
ンジスタＱ４（７）コレクタは電源子Ｂに接続され、コ
レクタは抵抗Ｒ２を介して電源−Ｂに接続される。
ゾル増幅回路を示すものである。信号入力端１ノはドラ
イブ段を構成するＮＰＮ ）う”）スタＱｉＣ第４のト
ランジスタ）およびＰＮＰ ）ランジスタＱｓ （第３
のトランジスタ）のペースに共通接続される。前記トラ
ンジスタＱ４（７）コレクタは電源子Ｂに接続され、コ
レクタは抵抗Ｒ２を介して電源−Ｂに接続される。
また、前記トランジスタＱ３のエミ、りは抵抗Ｒ，を介
して電源十Ｂに接続され、コレクタは電源−Ｂに接続さ
れる。さらに、電源十Ｂおよび−Ｂ間には出力段を構成
するＮＰＮ ）ランジスタＱｌ （第１のトランジスタ
）およびＰＮＰ トランジスタＱ２ （第２のトランジ
スタ）がコンプリメンタリ接続される。即ち、トランジ
スタＱｓのコレクタは電源十Ｂに接続され、ペースは前
記トラン・ゾスタＱ３のエミッタに接続される。また、
このトランジスタＱ１のエミッタは信号出力端１２に接
続されるとともに前記トランジスタＱ２のエミッタに接
続される。このトランジスタＱ２のペースは前記トラン
ジスタＱ４のエミッタに接続され、コレクタは電源−Ｂ
に接続される。
して電源十Ｂに接続され、コレクタは電源−Ｂに接続さ
れる。さらに、電源十Ｂおよび−Ｂ間には出力段を構成
するＮＰＮ ）ランジスタＱｌ （第１のトランジスタ
）およびＰＮＰ トランジスタＱ２ （第２のトランジ
スタ）がコンプリメンタリ接続される。即ち、トランジ
スタＱｓのコレクタは電源十Ｂに接続され、ペースは前
記トラン・ゾスタＱ３のエミッタに接続される。また、
このトランジスタＱ１のエミッタは信号出力端１２に接
続されるとともに前記トランジスタＱ２のエミッタに接
続される。このトランジスタＱ２のペースは前記トラン
ジスタＱ４のエミッタに接続され、コレクタは電源−Ｂ
に接続される。
上記回路では大出力電力を取出し得るよう・出力段のト
ランジスタＱｌおよびＱ２のエミッタ面積がドライブ段
のトランジスタＱ３およびＱ４に比較して犬きくされる
ことが多い。ところが、この回路において、無信号時の
トランジスタＱｔ＋Ｑｇのコレクタ電流は、トランジス
タＱ３ 、Ｑ４のコレクタ電流およびトランジスタＱＬ
ＩＱ２ ＋ＱａおよびＱ４におけるエミッタ面積の比
率によって決定される。ここで、トランジスタＱｘ＋Ｑ
ｚのエミッタ面積がそれぞれトランジスタＱ４１Ｑ！１
のエミッタ面積のｎ倍になっているものとし、トランジ
スタＱ３ 。
ランジスタＱｌおよびＱ２のエミッタ面積がドライブ段
のトランジスタＱ３およびＱ４に比較して犬きくされる
ことが多い。ところが、この回路において、無信号時の
トランジスタＱｔ＋Ｑｇのコレクタ電流は、トランジス
タＱ３ 、Ｑ４のコレクタ電流およびトランジスタＱＬ
ＩＱ２ ＋ＱａおよびＱ４におけるエミッタ面積の比
率によって決定される。ここで、トランジスタＱｘ＋Ｑ
ｚのエミッタ面積がそれぞれトランジスタＱ４１Ｑ！１
のエミッタ面積のｎ倍になっているものとし、トランジ
スタＱ３ 。
Ｑ４のコレクタ電流をそれぞれＩｌ 、１２とすると、
無信号時におけるトランジスタＱ＋＋Ｑ２のコレクタ電
流工０はベース電流を無視すると、 ｌ０＝ｎ〆石Ｇ となる。上式から明らかなように、第１図に示す回路で
は、ドライブ段のトランジスタＱ３１Ｑ４に対する出力
段のトランジスタＱｌ 、Ｑ２のエミツタ面積比を大き
くすると、コレクタ電流工０も大きくなるため、無信号
時に丸・ける回路の消費電流が増加する。
無信号時におけるトランジスタＱ＋＋Ｑ２のコレクタ電
流工０はベース電流を無視すると、 ｌ０＝ｎ〆石Ｇ となる。上式から明らかなように、第１図に示す回路で
は、ドライブ段のトランジスタＱ３１Ｑ４に対する出力
段のトランジスタＱｌ 、Ｑ２のエミツタ面積比を大き
くすると、コレクタ電流工０も大きくなるため、無信号
時に丸・ける回路の消費電流が増加する。
このように、第１図に示す回路では、各トランジスタに
流す電流やエミッタ面積の比率を独立して自由に設定す
ることができないため、回路設計に大きな制約を受ける
ものであった。
流す電流やエミッタ面積の比率を独立して自由に設定す
ることができないため、回路設計に大きな制約を受ける
ものであった。
そこで、ドライブ段においてエミッタフォロワとして動
作されている２個のトランジスタのペースを直接信号入
力端に接続せず、それぞれ信号入力端との間に一定の電
位差を設定することが考えられる。このような構成とす
れば、無信号時に出力段のトランジスタに流れる電流を
、ドライブ段のトランジスタに流れる電流や各トランジ
スタのエミッタ面積の比率と独立して自由に設定するこ
とができる。しかし、このような構成とした場合、温度
が変化したシ、トランジスタのペース−エミッタ間電圧
およびコレクタ電流との間に誤差が生じるがそれに伴っ
て、無信号時に出力段のトランジスタに流れる電流が大
きく変化するため、再現性が良くない回路となる。
作されている２個のトランジスタのペースを直接信号入
力端に接続せず、それぞれ信号入力端との間に一定の電
位差を設定することが考えられる。このような構成とす
れば、無信号時に出力段のトランジスタに流れる電流を
、ドライブ段のトランジスタに流れる電流や各トランジ
スタのエミッタ面積の比率と独立して自由に設定するこ
とができる。しかし、このような構成とした場合、温度
が変化したシ、トランジスタのペース−エミッタ間電圧
およびコレクタ電流との間に誤差が生じるがそれに伴っ
て、無信号時に出力段のトランジスタに流れる電流が大
きく変化するため、再現性が良くない回路となる。
この発明は上記事情に基づいてなされたものであシ、そ
の目的とするところは無信号時に出力段のトランジスタ
に流れる電流をドライブ段のトランジスタ電流れる電流
や各トランジスタのエミッタ面積の比率に制約を受ける
ことなく自由、且つ再現性良く安定に設定することが可
能ｆｘ相補ＢｆＪシングルエンディッドデソシーデル増
幅回路を提供しようとするものである。
の目的とするところは無信号時に出力段のトランジスタ
に流れる電流をドライブ段のトランジスタ電流れる電流
や各トランジスタのエミッタ面積の比率に制約を受ける
ことなく自由、且つ再現性良く安定に設定することが可
能ｆｘ相補ＢｆＪシングルエンディッドデソシーデル増
幅回路を提供しようとするものである。
この発明は、ドライブ段の２個のトランジスタのペース
それぞれと信号入力端間に、各１１１７ｉｊのトランジ
スタを設け、このトランジスタの能動状態にペースとエ
ミッタ間に発生される電位差と関数関係にある電位差を
ドライブ段のトランジスタのペースに供給することによ
り、温度変化等に影響を受けることなく、無信号時に出
力段のトランジスタに流れる電流を安定して保持しよう
とするものである。
それぞれと信号入力端間に、各１１１７ｉｊのトランジ
スタを設け、このトランジスタの能動状態にペースとエ
ミッタ間に発生される電位差と関数関係にある電位差を
ドライブ段のトランジスタのペースに供給することによ
り、温度変化等に影響を受けることなく、無信号時に出
力段のトランジスタに流れる電流を安定して保持しよう
とするものである。
以下、この発明の一実施例について１ヌｌ ’＋７＋ｒ
を参。
を参。
照して説明する。尚、第１図と同一、′１μ分に１・」
同一符号を付し異なる部分についてのみ説明する。
同一符号を付し異なる部分についてのみ説明する。
第２図において、電源子Ｂ、−Ｂの相互間には定電流源
２１．抵抗Ｒ３ｒ Ｒ４ｒ Ｒ５ｒ Ｒ６＋定電流源２
２が順次接続される。このうち、抵抗Ｒ４ｒ Ｒ５の接
続点には信号入力端１１が接続されるとともに、トラン
ジスタＱｓ＊Ｑ６（第５．第６のトランジスタ）のコレ
クタが接続される。こρうち、トランジスタＱ、ｓノペ
ースはトランジスタＱ４のペースに接続されるとともに
、抵抗Ｒ３ｒ Ｒ４の接続点に接続され、エミッタは定
電流源２２と抵抗Ｒ３の接続点に接続される。また、前
記トランジスタＱ６のペースはトランジスタＱ３のペー
スに接続されるとともに、抵抗Ｒ５＋ Ｒ６の接続点に
接続され、エミッタは抵抗Ｒ６と定電流源２２の接続点
に接続される。
２１．抵抗Ｒ３ｒ Ｒ４ｒ Ｒ５ｒ Ｒ６＋定電流源２
２が順次接続される。このうち、抵抗Ｒ４ｒ Ｒ５の接
続点には信号入力端１１が接続されるとともに、トラン
ジスタＱｓ＊Ｑ６（第５．第６のトランジスタ）のコレ
クタが接続される。こρうち、トランジスタＱ、ｓノペ
ースはトランジスタＱ４のペースに接続されるとともに
、抵抗Ｒ３ｒ Ｒ４の接続点に接続され、エミッタは定
電流源２２と抵抗Ｒ３の接続点に接続される。また、前
記トランジスタＱ６のペースはトランジスタＱ３のペー
スに接続されるとともに、抵抗Ｒ５＋ Ｒ６の接続点に
接続され、エミッタは抵抗Ｒ６と定電流源２２の接続点
に接続される。
上記構成の動作を説明する。第３図は第２図のトランジ
スタＱ６に対応する回路を取出して示すものである。こ
こで・抵抗Ｅｔｓの両端電圧■１１は能動状態のトラン
ジスタＱ６のペース。
スタＱ６に対応する回路を取出して示すものである。こ
こで・抵抗Ｅｔｓの両端電圧■１１は能動状態のトラン
ジスタＱ６のペース。
エミッタ間に発生する電位差をもとにして発生された電
圧であり、ペース、エミッタ間に発生する電位差と関数
関係を有している。こノ１．と同様の原理によって、ト
ランジスタＱ５のベ ス。
圧であり、ペース、エミッタ間に発生する電位差と関数
関係を有している。こノ１．と同様の原理によって、ト
ランジスタＱ５のベ ス。
コレクタ間に接続された抵抗Ｒ４の両端電圧をＶＢ２と
し、さら忙、トランジスタＱ１＋Ｑ２１Ｑ３ 、Ｑ４の
各ペース、エミッタ間電圧をそノしぞれＶＢＥＱｌ １
ＶＢＩＱ２１ＶＢＢＱ５１ＶＢＫＱ４とするとｘ これ
らには ＶＢＥＱ４ ｖｎｇｔａｘ （ｖＩｌｌ ”８２ ）”
’ ＶＢＥｑ１’ＢＥＱ２ ””” （１）なる関係が
成立する。
し、さら忙、トランジスタＱ１＋Ｑ２１Ｑ３ 、Ｑ４の
各ペース、エミッタ間電圧をそノしぞれＶＢＥＱｌ １
ＶＢＩＱ２１ＶＢＢＱ５１ＶＢＫＱ４とするとｘ これ
らには ＶＢＥＱ４ ｖｎｇｔａｘ （ｖＩｌｌ ”８２ ）”
’ ＶＢＥｑ１’ＢＥＱ２ ””” （１）なる関係が
成立する。
そこで、第２図におけるトランジスタＱ４とＱｓに同一
構造のものを用い、トランジスタＱ１にはエミッタ面積
がトランジスタＱ４のｎ倍とされたものを用いるととも
に、トランジスタＱｓとＱｓに同一構造のものを用い、
トランジスタＱ２にはエミッタ面積がＱｓのｎ倍になっ
ているものを用いるとする。さらに、トランジスタＱｓ
、Ｑ４のコレクタ電流■１＋１！および定電流源の電
流工３が総て■１に等しくなるよう設定し、抵抗Ｒ３＋
Ｒ４＋Ｒｓ ＋Ｒ６がＲｓ ／Ｒａ ＝Ｒ４／Ｒ３＝ｍ
の関係を満足するような値に選ぶと、出力段のトランジ
スタＱ１＋Ｑ２に無信号時に流れるコレクタ電流工０は
各トランジスタのペース電流分を無視し、トランジスタ
Ｑ３１Ｑ４の順方向飽和電流をそれぞれ■ｓｐ ＋ Ｉ
ｓｎとすると、 Ｉ Ｏ＝ ｎ ＣＩＳＰ ・Ｉｎｎ ）ｎ１／２Ｉｒ１
−ｍ’＝”””（２）と表わすことができる。（２）式
よシ明らかなように、出力段のトランジスタＱ１＋Ｑ２
とドライブ段のトランジスタＱ３１Ｑ４のエミツタ面積
比ｎやドライブ段のトランジスタＱｓ、Ｑ＜のコレクタ
電流工、を変化させなくとも、抵抗比ｍの値を変化する
ことにょシ、無信号時における出力段のトランジスタの
コレクタ電流■ｏを変化させることができる。
構造のものを用い、トランジスタＱ１にはエミッタ面積
がトランジスタＱ４のｎ倍とされたものを用いるととも
に、トランジスタＱｓとＱｓに同一構造のものを用い、
トランジスタＱ２にはエミッタ面積がＱｓのｎ倍になっ
ているものを用いるとする。さらに、トランジスタＱｓ
、Ｑ４のコレクタ電流■１＋１！および定電流源の電
流工３が総て■１に等しくなるよう設定し、抵抗Ｒ３＋
Ｒ４＋Ｒｓ ＋Ｒ６がＲｓ ／Ｒａ ＝Ｒ４／Ｒ３＝ｍ
の関係を満足するような値に選ぶと、出力段のトランジ
スタＱ１＋Ｑ２に無信号時に流れるコレクタ電流工０は
各トランジスタのペース電流分を無視し、トランジスタ
Ｑ３１Ｑ４の順方向飽和電流をそれぞれ■ｓｐ ＋ Ｉ
ｓｎとすると、 Ｉ Ｏ＝ ｎ ＣＩＳＰ ・Ｉｎｎ ）ｎ１／２Ｉｒ１
−ｍ’＝”””（２）と表わすことができる。（２）式
よシ明らかなように、出力段のトランジスタＱ１＋Ｑ２
とドライブ段のトランジスタＱ３１Ｑ４のエミツタ面積
比ｎやドライブ段のトランジスタＱｓ、Ｑ＜のコレクタ
電流工、を変化させなくとも、抵抗比ｍの値を変化する
ことにょシ、無信号時における出力段のトランジスタの
コレクタ電流■ｏを変化させることができる。
上記構成によれば、ドライブ段のトランジスタＱ３ 、
Ｑ４の各ペースと信号入力端１１との電位差は、能動状
態にあるトランジスタ。６ 。
Ｑ４の各ペースと信号入力端１１との電位差は、能動状
態にあるトランジスタ。６ 。
Ｑｓのペース、エミッタ間に発生された′ｒＩｊ位差を
基準として作シ出されている。したがって、出力段のト
ランジスタＱ！＋Ｑ２は温度変化に対する補償がなされ
る。しかも、特に、この回路を集積回路化した場合は、
ドライブ段および出力段のトランジスタＱｓ ｌＱ４
ｒＱｓ 、Ｑ２のペース、エミッタ間電圧と、コレクタ
１し流の関係がばらつｂでも、基準となるトランジスタ
Ｑｓ 、Ｑｓのペース、エミッタ間電圧とコレクタ電流
の関係も同一方向にばらつくため、さらに、安定且つ再
現性良く無信号時における出力段トランジスタＱ１＋Ｑ
２のコレクタ電流を設定することができる。
基準として作シ出されている。したがって、出力段のト
ランジスタＱ！＋Ｑ２は温度変化に対する補償がなされ
る。しかも、特に、この回路を集積回路化した場合は、
ドライブ段および出力段のトランジスタＱｓ ｌＱ４
ｒＱｓ 、Ｑ２のペース、エミッタ間電圧と、コレクタ
１し流の関係がばらつｂでも、基準となるトランジスタ
Ｑｓ 、Ｑｓのペース、エミッタ間電圧とコレクタ電流
の関係も同一方向にばらつくため、さらに、安定且つ再
現性良く無信号時における出力段トランジスタＱ１＋Ｑ
２のコレクタ電流を設定することができる。
次に、この発明の他の実施例について説明する。尚、第
２図と同一部分については同一符号を付し、異なる部分
についてのみ説明する。
２図と同一部分については同一符号を付し、異なる部分
についてのみ説明する。
第４図において、定電流源２１とトランジスタＱｌｉの
エミッタとの接続点および抵抗Ｒ３との間にはダイオー
ドＤ１が順方向に接続される。
エミッタとの接続点および抵抗Ｒ３との間にはダイオー
ドＤ１が順方向に接続される。
また、定電流源２２とトランジスタＱ６のエミツクとの
接続点よ・よび抵抗Ｒ６との間にはダイオ−１４Ｄ２が
順方向に接続される。
接続点よ・よび抵抗Ｒ６との間にはダイオ−１４Ｄ２が
順方向に接続される。
上記構成の動作を説明する。第３図は第２図のトランジ
スタＱ６に対応する回路を取出して示すものである。尚
、ダイオードＤ２はトランジスタを周込て示している。
スタＱ６に対応する回路を取出して示すものである。尚
、ダイオードＤ２はトランジスタを周込て示している。
ここで、抵抗Ｒ５の両端電圧ｖＢ１は能動状態のトラン
ジスタ。６のペース、エミッタ間に発生する電位差をも
とにして発生された′低圧であシ、ペース、エミッタ間
に発生する電位差と関数関係を有している。
ジスタ。６のペース、エミッタ間に発生する電位差をも
とにして発生された′低圧であシ、ペース、エミッタ間
に発生する電位差と関数関係を有している。
これと同様の原理によって、トランジスタＱ５のペース
、コレクタ間に接続された抵抗Ｒ４の両端電圧をＶＢ２
とし、さらに、ト・ランジスタＱ１ ｌＱ２ ＩＱ３
ＩＱ４の各ペース、エミッタ間電圧をそれぞれｖＢＥＱ
ｌ ”ＢＦ＋Ｑ２１ＶＢＥＱ３１ｖＢＥＱ４とすると、
これらにハ（１）式と同様に ｖＢＥＱ４ ’ＥＥＱ３ （Ｖｓｌ −ＶＢ２ ）＝”
ＢＥＱｌ ”ＢＥＱ２ ・聞−−（３）なる関係が成立
する。
、コレクタ間に接続された抵抗Ｒ４の両端電圧をＶＢ２
とし、さらに、ト・ランジスタＱ１ ｌＱ２ ＩＱ３
ＩＱ４の各ペース、エミッタ間電圧をそれぞれｖＢＥＱ
ｌ ”ＢＦ＋Ｑ２１ＶＢＥＱ３１ｖＢＥＱ４とすると、
これらにハ（１）式と同様に ｖＢＥＱ４ ’ＥＥＱ３ （Ｖｓｌ −ＶＢ２ ）＝”
ＢＥＱｌ ”ＢＥＱ２ ・聞−−（３）なる関係が成立
する。
そこで、第４図におけるトランジスタ。４とＱｅならび
にＤ２に同一構造のものを用い、トランジスタＱ１には
エミッタ面積がトランジスタＱ４のｎ倍とされたものを
用いるとともに、トランジスタＱ３とＱ５ならびにり、
に同一（１覧造のものを用い、トランジスタＱ２にはエ
ミッタ面接がＱ３のｎ倍になっているものをｍ−るとす
る。さらに、トランジスタＱ！、Ｑ４ のコレクタ電流
１１＋Ｉ２および定電流源の７１元流工３が総べてＩｒ
に等しくなるように設定し、抵抗Ｒａ ＋ Ｒ４ｒ Ｒ
５ｒ Ｒ６がＲｓ ｌ Ｒ６＝ ｎａ ／ Ｒ３＝ｍの
関係を満足するような値に選ぶと、出力段のトランジス
タＱ１＋Ｑ’２に無信号口、（１に流れルコレクタ電流
工０は各トランジスタのペース電流分を無視すると、 Ｉ ｏ ＝ ｎ Ｉｒ／ Ｋ” −−（４）と表わすこ
とができる。但し、■（はｔ＋、を抗値によって決まる
トランジスタＱ６のコレクタ電流工。と抵抗Ｒ５を流れ
る電流ＩｄＯ比Ｉ ｃ／Ｉ ｄである。
にＤ２に同一構造のものを用い、トランジスタＱ１には
エミッタ面積がトランジスタＱ４のｎ倍とされたものを
用いるとともに、トランジスタＱ３とＱ５ならびにり、
に同一（１覧造のものを用い、トランジスタＱ２にはエ
ミッタ面接がＱ３のｎ倍になっているものをｍ−るとす
る。さらに、トランジスタＱ！、Ｑ４ のコレクタ電流
１１＋Ｉ２および定電流源の７１元流工３が総べてＩｒ
に等しくなるように設定し、抵抗Ｒａ ＋ Ｒ４ｒ Ｒ
５ｒ Ｒ６がＲｓ ｌ Ｒ６＝ ｎａ ／ Ｒ３＝ｍの
関係を満足するような値に選ぶと、出力段のトランジス
タＱ１＋Ｑ’２に無信号口、（１に流れルコレクタ電流
工０は各トランジスタのペース電流分を無視すると、 Ｉ ｏ ＝ ｎ Ｉｒ／ Ｋ” −−（４）と表わすこ
とができる。但し、■（はｔ＋、を抗値によって決まる
トランジスタＱ６のコレクタ電流工。と抵抗Ｒ５を流れ
る電流ＩｄＯ比Ｉ ｃ／Ｉ ｄである。
（４）式よシ明らかなように、第４図に示す回路を用い
ても、出力段のトランジスタＱ１ 、Ｑｉとドライブ段
のトランジスタＱ３１Ｑ４のエミツタ面積比ｎやドライ
ブ段のトランジスタＱａ＋Ｑ４のコレクタ電流■１を変
化することなく、抵抗Ｒ３〜Ｒ６の抵抗値を変えること
によシ、無信号時における出力段のトランジスタのコレ
クタ電流工０を変化させることができる。
ても、出力段のトランジスタＱ１ 、Ｑｉとドライブ段
のトランジスタＱ３１Ｑ４のエミツタ面積比ｎやドライ
ブ段のトランジスタＱａ＋Ｑ４のコレクタ電流■１を変
化することなく、抵抗Ｒ３〜Ｒ６の抵抗値を変えること
によシ、無信号時における出力段のトランジスタのコレ
クタ電流工０を変化させることができる。
このような構成としても上記実施例と同様の効果を得る
ことができる。
ことができる。
尚、この発明は上記実施例に限定されるものではなく、
要旨を変えない範囲で種々変形実施可能なことは勿論で
ある。
要旨を変えない範囲で種々変形実施可能なことは勿論で
ある。
以上、詳述したようにこの発明によれば、無信号時に出
力段のトランジスタに流れる電流をドライブ段のトラン
ジスタに流れる電流や各トランジスタのエミッタ面積の
比率に制約を受けること表く自由、且つ再現性良く安定
に設定することが可能な相補Ｂ級シングルエンディソド
ゾッシープル増幅回路を提供できる。
力段のトランジスタに流れる電流をドライブ段のトラン
ジスタに流れる電流や各トランジスタのエミッタ面積の
比率に制約を受けること表く自由、且つ再現性良く安定
に設定することが可能な相補Ｂ級シングルエンディソド
ゾッシープル増幅回路を提供できる。
第１図は従来の相補Ｂ級シングルエンディッドプッシュ
プル増幅回路の一例を示す回路構成図、第２図はこの発
明に係わる相補Ｂ級シングルエンディッドプッシュプル
増幅回路の一実施例を示す回路構成図、第３図は第２図
の−１４１（を取出して示す回路図、第４図はこの発明
の他の実施例を示す回路構成図、第５図ｔＩｉ第４図の
一部を取出して示す回路構成図である。 Ｑｌ−Ｑｅ・・・第１〜第６のトランジスタ、Ｒ３−Ｒ
６・・・抵抗、１１・・・信号人力晧、）２・・・信号
出力端、２１．２２・・・定電流源。 “ 出願人代理人 弁理士 鈴 江 武 彦第１し」 第２図 第３図 第４図 第５図
プル増幅回路の一例を示す回路構成図、第２図はこの発
明に係わる相補Ｂ級シングルエンディッドプッシュプル
増幅回路の一実施例を示す回路構成図、第３図は第２図
の−１４１（を取出して示す回路図、第４図はこの発明
の他の実施例を示す回路構成図、第５図ｔＩｉ第４図の
一部を取出して示す回路構成図である。 Ｑｌ−Ｑｅ・・・第１〜第６のトランジスタ、Ｒ３−Ｒ
６・・・抵抗、１１・・・信号人力晧、）２・・・信号
出力端、２１．２２・・・定電流源。 “ 出願人代理人 弁理士 鈴 江 武 彦第１し」 第２図 第３図 第４図 第５図
Claims (1)
- エミッタ同志が接続されたＮＰＮ形の第１のトランジス
タおよびＰＮＰ形の第２のトランジスタを正負電源の間
に接続し、２つのエミッタフォロワとして動作させ、且
つＰＮＰ形の第３のトランジスタのコレクタを前記負電
源に接続しエミッタを前記第１のトランジスタのペース
に接続するとともに、ＮＰＮ形の第４のトランジスタの
コレクタを前記正電源に接続しエミッタを前記第２のト
ランジスタのペースに接続し前記第３および第４のトラ
ンジスタのペースに信号が入力され第１．第２のトラン
ジスタのエミッタより信号が出力される相補Ｂ級シング
ルエンディソドプッシュゾル増幅回路において、信号入
力端にコレクタがそれぞれ接続されエミッタが前記正負
電源にそれぞれ接続されるとともにペースが前記第４．
第３のトランジスタのペースにそれぞれ接続される第５
．第６のトランジスタを具備し、これら第５．第６のト
ランジスタが能動状態において発生するペース、エミッ
タ間の電位差と関数関係となる電位差を前記第３゜第４
のトランジスタのペースに供給することを特徴とする相
補Ｂ級シングルエンディッドプッシュプル増幅回路。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB838317406A GB8317406D0 (en) | 1983-06-27 | 1983-06-27 | Real-time spectral |
| GB8317407 | 1983-06-27 | ||
| GB8317406 | 1983-06-27 | ||
| US596817 | 1983-06-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6037809A true JPS6037809A (ja) | 1985-02-27 |
Family
ID=10544845
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58146090A Pending JPS6037809A (ja) | 1983-06-27 | 1983-08-10 | 相補ｂ級シングルエンデイツドプツシユプル増幅回路 |
| JP59134032A Granted JPS6037811A (ja) | 1983-06-27 | 1984-06-27 | 信号処理装置 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59134032A Granted JPS6037811A (ja) | 1983-06-27 | 1984-06-27 | 信号処理装置 |
Country Status (5)
| Country | Link |
|---|---|
| JP (2) | JPS6037809A (ja) |
| BE (1) | BE899986A (ja) |
| DD (1) | DD239482A5 (ja) |
| GB (1) | GB8317406D0 (ja) |
| ZA (1) | ZA844037B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62161538A (ja) * | 1986-01-11 | 1987-07-17 | 松下電工株式会社 | 電気用積層板 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB8518803D0 (en) * | 1985-07-25 | 1985-08-29 | Rca Corp | Locating target patterns within images |
-
1983
- 1983-06-27 GB GB838317406A patent/GB8317406D0/en active Pending
- 1983-08-10 JP JP58146090A patent/JPS6037809A/ja active Pending
-
1984
- 1984-05-28 ZA ZA844037A patent/ZA844037B/xx unknown
- 1984-06-21 BE BE0/213196A patent/BE899986A/fr not_active IP Right Cessation
- 1984-06-25 DD DD84264511A patent/DD239482A5/de unknown
- 1984-06-27 JP JP59134032A patent/JPS6037811A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62161538A (ja) * | 1986-01-11 | 1987-07-17 | 松下電工株式会社 | 電気用積層板 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6037811A (ja) | 1985-02-27 |
| GB8317406D0 (en) | 1983-07-27 |
| BE899986A (fr) | 1984-10-15 |
| DD239482A5 (de) | 1986-09-24 |
| JPH0411045B2 (ja) | 1992-02-27 |
| ZA844037B (en) | 1984-12-24 |
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