JPS6037828A - アナログ・デイジタル変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はアナログ・ディジタル符号器および復号器に、
細目的には容量型の杓号器および復号器に関する。

米国特許第４，１８５，２７５号には各段の符号化にサ
ンプリング・コンデンサを使用する多段ディジタル・ア
ナログ変換器が示されている。

サンプリング・コンデンサの基準端子はその段の２進重
み付けされた基準電圧を提供する精確な抵抗分圧器のタ
ップに接続されている。

サンプリング・コンデンサの他の端子はその段によって
量子化されるべき入力サンプルを受信する。比較器はそ
の段に人力されるアナログ・サンプルをその段の基準電
圧と比較する。入力サンプルがタップの基準電圧よシも
犬であると、その段のフリップ・フロップはセットされ
、サンプリング・コンデンサの基準端子は基準タップか
ら切離され、サンプルからのインクレメントを′°減減
算パテるために地気にクランプされる。入力アナログ・
サンプルの電圧が基準電圧よシ低いと、フリップ・フロ
ップはセットされず、コンデンサの基準端子は地気にク
ランプされない。いずれにしろ、サンプリング・コンデ
ンサの入力端子は次段の入力に接続され、この次段にお
いて同じ操作が繰返される。但し次段においては第２段
のコンデンサの基準端子が抵抗分割器のタップに接続さ
れておシ、それによってよシ低い２進重み付けされた基
準電圧が提供される点が異なる。

前述の回路は多くの応用用途で十分満足すべきものでは
あるが、集積化ＣＭＯ８またはＮＭＯ８技法を用いると
有利である。しかし、この技法を使用して精確な抵抗分
割器を得ることは困難である。更に、たとえ精確な集積
化電圧分割器が得られたとしても、従来技術の回路の各
比較器は分割器から異なる基準電圧入力を受信するため
比較器の特性が変動するという問題があった。符号化お
よび復号化レベルの単調性を保持するためにはすべての
比較器は同じ感度と精度を有していなければならない。

従来技術のアナログ・ディジタル変換器の各段で要求さ
れる基準電圧を供給する精確な抵抗電圧分割器は本発明
に従うスイッチト・牛ヤパシタ分割器ネットワークによ
シネ要となった。電圧分割はすべての比較器が同じ基準
電圧入力を有し、それによって各々の比較器人力におけ
る異なる基準電圧によって生じる精度の問題を回避して
実行される。正および負の２進ビット重みは分割過程の
各段で形成される。各段において正または負のビット重
みを選択することによシ２進量が加算または減算され、
それによって従来の抵抗分割器の重み付は機能を実現す
る。

本発明の図示の実施例では、直流入力電圧＋　Ｖｒ〜Ｖ
ｒの容量性分割は複数個の段を通って伝播する。分割操
作で使用されるスイッチング系列は波動型逐次近似符号
化過程で使用される必換な２進ビット重みを形成する。

次に分割器コンデンサの対は中央の基準電圧コンデンサ
に切シ換えられ、各比較器の共通基準入力はリフレッシ
ュされる。前述の特許の祠号器と同様、必要な段数は出
力に要求される桁数に等しい。これは各量子化レベルに
対して１つの比較器が必要な場合と大きく異なる点であ
る。

すべての段は複数個の高速度波形の制御の下にある°１
波動゛、すなわち゛パイプライン°“系列として動作す
るよう作られており、それによって各段はそれぞれの２
進デイジツ１、を１つのアナログ・サンプルに復号し、
その間他の段はそれぞれの２進デイジツトを他のアナロ
グ・サンプルに復号している。１組の波形がアナログ・
サンプルの段から段への転送を制御し、波形の他の組が
各段の容量性電圧分割を制御する。各段において、比較
器はその段のサンプリング・コンテンツに加えられるア
ナログ入力が正であるか負であるかを決定する。比較器
は入力に対する２進重みイ」けされた電圧が負なら加算
を、正なら減算を制御した後、アナログ・サンプルは次
段に加えられる。適当な２進ビット重み値が加算または
減算されると出力結果はすべての比較器の中央基準電圧
の方向に向かう。その結果、杓号化サイクルの臨界的判
定は各比較器で行なわれることになる（この場合、比較
器は入力として共通の比較器基準電圧の１量子化レベル
以内にある結果を有している。）。各段において、比較
器と関連するフリップ・フロップは、比較器が２進重み
付けられた電圧を減算すべきとの判定をした場合には１
“にセットされ、２進重み付けられた電圧を加算すべき
との判定をした場合には“°０゛′にセットされる。

図示の実施例にあっては比較器に加えて各段は電圧分割
器コンデンサ回路を含んでいる。

牙１の制御位相期間中、所定の段の電圧分割器コンデン
サ回路は放電され、前段の電圧分割器コンデンサは第１
の基準値に充電される。

次（第２）の制御位相期間中、所定の段の電圧分割器コ
ンデンサは前段の等しい大きさの電圧分割器コンデンサ
に並列に接続され、前段の２進重み付けられた電圧が形
成され、該電圧は該段のサンプリング・コンデンサの電
圧サンプルに加算または該電圧サンプルから減算される
。オ６の位相期間中、並列接続はオープンされ、前段の
２進重み付けられた電圧はそのアナログ人力サンプルに
加算捷たはそのアナログ入力サンプルから減算され、所
定の段の電圧分割器コンデンサは後続段の電圧分割器コ
ンデンサと並列に接続される。

前述の目的および特徴は付図を参照した以下の記述を読
むことによシ、よシ艮く理解されよう。

第１図には８段のアナログ・ディジタルね号器の最初の
６段と最終段が示されている。

アナログ入力信号は図の左上隅の端子８０１に加えられ
、８ビツトのディジタル出力信号に変換されて、端子８
０１の下に位置する出力端子Ｄ８〜Ｄ１に逐次現れる。

８つの段は第２図の波形の制御の下で逐１１４的、すな
わちパイプライン式に動作する。図示の実施例のコンデ
ンサ、バッファ増幅器、スイッチおよび比較器、ならび
に制御回路はナベで集積回路技術を用いて製造されてお
ｐ、単一チップで実現されている。使用される集積回路
技術の波形伝搬特性に応じて、よシ高い周波数あるいは
よシ低い周波数が使用されることになるが、第２図の最
も高い周波数を有する波形Ｐａおよびｐｂの周波数は１
０　Ｍｌ（ｚとしている。

各段は波形ＰａまたはＰｂの期間中、制御される１群の
スイッチと、波形Ｐｉ、ｌ）２゜Ｐ　３−ｉたはＰ４の
期間中制御される１群のスイッチを含んでいる。例えば
入力段に関しては、スイッチＰ１−１および几１−２は
波形位相Ｐ１の期間中制御され、スイッチＰ３−１およ
びＰ６−２は波形位相Ｐ３の期間中制御される。スイッ
チｓ８ｃは波形位相Ｐａ　およびｐｂ　のＭ間中制御さ
れる。′Ａ・２段では、スイッチ８７０は波形Ｐａおよ
びｐｂの期間中制御され、スイッチＰ２−１およびＰ２
−２は波形位相Ｐ２の期間中制御され、スイッチＰ４−
１およびＰ４−２は波形位相Ｐ４のの期間中制御される
。

端子８０１に加えられる入力アナログ信号が符号化され
る仕方について述べる前に、波形位相Ｐ１〜Ｐ４の各々
の期間中制御されて゛電圧分割器′°として動作をする
スイッチの機能について理解すると有利である。

典型例では、＋　Ｖｒ　は５ボルドーＶｒ　は−５ボル
トであｐ、従って電圧の１単位はンポルト、すなわち量
子化ステップの大きさは６９ミリボルトでちる。波形Ｐ
１の正の位相期間中、スイッチＰ１−１およびＰ　１−
２　ｉｆ閉じて、入力段の電圧分割コンデンサＭ　ｃ　
Ｂ→およびＭＣ８−をそれぞれ高レベル基準電圧＋Ｖｒ
および低レベル基準電圧−Ｖｒに接続する（便宜上、第
２図の波形を以下で参照する場合にあっては、特に断ら
ない限り止の位相、すなわちその＋サイ２５部分を指す
ものと仮定する。更に、電圧小Ｖｒ　は＋１２８単位電
圧であると仮定し、電圧−Ｖｒは一１２８単位電圧であ
ると仮定する。以下で述べる゛ピット重み１′保持コン
デンサＣ＋６４．Ｃ−６４等の命名は、これらの値に由
来している）。

位相Ｐ１の期間中、第２段のスイッチＰ１−６およびＰ
ｌ−４も閉じ、コンデンサＭＯ７＋およびＭＣ７−なら
びにコンデンサＯｃはバスＶｏを介して接続される。こ
れらコンデンサ上の等しいが逆極性の電荷はＶｏに対す
る電荷再分配によって分割され、それによってＯｃをリ
フレッシュし、これらコンデンサを短絡してＶｏ　とす
る。それによって、これらコンデンサは（後続の位相Ｐ
２期間中に）入力段の電圧分割コンデンサＭＣ８＋およ
びＭＣ８−によって充電される準備を整えるべく放電さ
れる。

位相Ｐ２の期間中、スイッチＰ２−１およびＰ２−２が
閉じ、人力段の電圧分割コンデンサＭＯＢ＋およびＭＣ
８−は次段の電圧分割コンデンサＭＯ７＋およびＭＣ７
−とそれぞれ並列に接続される。コンデンサＭＯ８＋お
よびＭＣＶ＋は同じ大きさであるので、この並列接続に
よる電荷再分配によシコンデンサＭＣ８＋およびＭＣ７
＋は共に同じ電圧となる（この同じ電圧はコンデンサＭ
Ｃａ＋が位相Ｐ１の期間中充電きれていた電圧の一６＝
の電圧である。）。同様にコンデンサＭ　Ｃ８−および
ＭＣ７−は位相Ｐ２の期間中同じ電圧となる（この同じ
電圧はコンデンサＭＯ８−が位相Ｐ１の期間中に充電さ
れていた電圧の十の電圧である。）。

位相Ｐ６の期間中、初段のスイッチＰ３−１およびＰ６
−２は閉じ、コンデンサＭＣａ＋の電圧を基準電圧保持
コンデンサＣ→６４に加え、コンデンサＭＣ８−土の電
圧を基準電圧保持コンデンサＣ−６４に加える。コンデ
ンサＣ＋６４およびＣ−６４はコンデンサＭＯＢ＋およ
びＭＣ８−より大きくてもよい。

コンデンサＭＯ８＋とＭＣ８−は整合している必要はな
く、Ｃ＋６４およびｃ−６４がスイッチ８８Ｃと関連す
る浮遊容量およびオペアンプ８０６Ｃの入力容量よりず
っと犬であるならば、その大きさは任意である。ＭＯａ
十上の電圧は繰返しＶｒ　−Ｖｏの−かの電圧に分割さ
れ、次いでＭＣ８＋はＣ＋６４と並列状態にされる。こ
の電荷再分配動作にょシＣ＋６４土の電圧は（Ｖｒ　−
Ｖｏ　）　／　２に上昇し、該電圧をＭ　Ｃａ＋からの
繰返し行われるリフレッシュによシ保持する。Ｃ↓６４
上の電圧は４６４単位電圧の２進重みをなしている。

同様に、Ｃ−６４上の電圧は（−Ｖｒ　＋Ｖｏ　）／’
２になって、その値に保持される（この値は一６４単位
電圧の２進重みである。）。基準電圧保持コンデンサｃ
＋６４上の電圧はスイッチＳ８Ｃの最上部端子に現われ
、基準電圧保持コンデンサＣ−６４上の電圧はスイッチ
Ｓ８Ｃの最下部の端子に現われる。

また、位相Ｐ６の期間中、スイッチｐ３−６およびＰ６
−４は閉じておシ、第２段の電圧分割コンデンサＭＯＺ
＋は第３段の電圧分割コンデンサＭＣ６＋と並列に接続
され、電圧分割コンデンサＭＯ７−は電圧分割コンデン
サＭＯ６−と並列に接続される。この並列接続と電荷の
再分配によりコンデンサＭＣ７十およびＭＣ７−Ｊ二の
電圧は４−となり、それによって位相Ｐ６の期間中、第
６段のコンデンサＭＣ６＋上に形成される電圧は基準電
圧子Ｖｒ　の−Ｆ（＋６２単位電圧）となり、コンデン
サＭＣ６−上に形成される電圧は基準電圧−Ｖｒの４−
　（−３２単位電圧）となる。位相Ｐ６期間中に生起す
るスイッチＰ６−６およびＰ３−４の、この動作は位相
Ｐ２期間中に生起したスイッチＰ２−１およびＰ２−２
の動作と類似のものである。

位相Ｐ４の期間中、スイッチＰ４−１およびＰ４−２は
閉じ、電圧分割コンデンサＭ　ＣＺ＋およびＭＣ７−上
に形成された電圧は第２段の保持コンデンサＣ＋３２お
よびＣ−６２に転送される。これは初段のスイッチＰ　
３−１およびＰ６−２が行った“°電圧形成“および保
持動作と類似の動作であるが、１　”　Ｌ”“。

位相遅れている。この場合、＋　３２　？ｉｌＱ？Ｊｊ
圧および一６２単位電圧がＣ＋３２およびＣ−６２上に
それぞれ記憶されている。

（図示はしないが、第６段と最終段の間の点線で示す）
第４段〜オフ段の各々で生起する′ε圧半減動作は前述
の初段および第２段の各々で生起した動作と類似のもの
である。位相Ｐ６の期間中、電圧分割動作によシ初段の
コンデンサＣ＋６４およびＣ−６４上に２進ビット重み
が形成され；位相Ｐ４の期間中、基準電圧がコンデンサ
Ｃ＋３２およびＣ−６２上に形成され；位相Ｐ１の期間
中、２進ビット重み電圧が第６段のコンデンサＣ＋１６
およびＣ−１６上に形成され；同様に位相Ｐ２の期間中
、２進ビット重み電圧が最終段、すなわち第８段のコン
デンサＣ＋（−およびＣ−寺上に形成される。

位相Ｐ１．Ｐ２．Ｐ３およびＰ４の各々で生起する電圧
分割動作および２進ビット重み電圧の形成について述べ
てきたが、次にオ６図について説明する。オ６図は位相
Ｐ３期間中に位相Ｐａの正の半サイクルが生起する様子
を示している。位相Ｐａの期間中、入力段のスイッチＳ
８Ｃは中間位置にあり、人力段サンプリング・コンデン
サＷＯ８の右側を基準電圧導線Ｖｏに接続する。スイッ
チ８８０は単極６投スイツチであって、一時に６つの内
の１つだけがＷＯ２と接続される。実際にはこのスイッ
チは左端子がすべてＷＯ２に接続された３つの単極単投
スイッチであって良い。この場合独立したパルスがこれ
ら６つのスイッチに接続される。Ｖｏに接続されたスイ
ッチはＰ６の期間中Ｐａによって閉じる。

Ａ、　Ｎ　Ｄゲート（図示せず）がＰ６期間中Ｃ→６４
捷たはＣ−６４に対して閉じることを妨げる。位相ｒ’
ｂの期間中、以下で述べるようにＦｐ　８０８−２がセ
ットきれているか、寸たはリセットされているかに依存
して選択これる。位相Ｐ６と一致している位相Ｐａの期
間中、入力スイッチＱａ−１が閉じ、人力アナログ信号
を端子８０１からサンプリング・コンデンザＷＣ８の左
側に加える。サンプリング・コンデンサＷＣ８がその電
圧に充電されるアナログ入力電圧は、オペアンプ・バッ
ファ８０６Ｃを通して比較およびスイッチ制御回路８０
８Ｃの比較器８０８−１の左側人力に加えられる。

比較器８０８−１の右側入力は基準電圧導線Ｖｏ　に接
続されている。比較器８０８−１はサンプリングφコン
デンサＷＣ８に加えられている人力アナログ電圧が基準
電圧Ｖｏ　と比べて正であるか負であるかを決定する。

比較器８０８−１は、それに応じてフリップ・フロップ
８０８−２をセットまたはリセットする。

位相Ｐ６に続く位相Ｐｂ期間中、比較およびスイッチ制
御論理回路８０８ＣはスイッチＳ８Ｃをその最上部位置
または最下部位置に移動する。フリップ−フロップ８０
８−２＋７）リセット状態はスイッチＳ８ｃを最上部位
置とし、セット状態はスイッチＳａＣを最下部位置とす
る。フリップ・フロップ８０８−２の状態は位相Ｐ３に
続くこの位相Ｐ６の期間中出力端子Ｄ８上に現れる。

従って、位相Ｐ６に続く位相１）６の期間中、スイッチ
Ｓ８Ｃがその最上部位置に移動すると（基準電圧導線Ｖ
ＳＳがら測定して）、正の保持コンデンサＣ＋６４上の
電圧は人力段のサンプリング伊コンデンサｗｃ８の電圧
と直列に加算される。逆に、スイッチＳａＣがその最下
部位置に移動すると、コンデンサＣ−６４上の負の電圧
が人力段のサンプリング・コンデンサＷＯａ上の電圧と
直列に加算（すなわちそこから減算）される。

位相Ｐ６に続く位相Ｐ４の期間中、スイッチＱｂ−１は
閉じ（基準電圧ＶＳＳからサンプリング・コンデンサｗ
ｃ８の左側端子の間の）、その結果として生じる゛１ブ
ートストラップ゛。

電圧をバッファ増幅器８ｏ６ｃを通して次段のサンプリ
ング・コンデンサＷＣ７の左側端子に加える。

第２図を見ると、位相Ｐ４の期間中、位相ｐｂの正の半
サイクルが生じることがわかる。

位相１）ｂの期間中、牙２の比較器段のスイッチＳ７Ｃ
はその中間位置にあシ、サンプリング・コンデンサＷＣ
７の右側を基準電圧導線Ｖｏ　に接続している。サンプ
リング・コンデンサＷＯ７は初段からスイッチＱｂ−１
を介して受信されたブートストラップ電圧に充電される
。第２段の比較およびスイッチ制御回路７０７Ｃはブー
トストラップ電圧が基準電圧導線Ｖｏ　と比べて正であ
るか負であるかを決定する。

位相Ｐ４に続く位相Ｐａの期間中、比較およびスイッチ
制御回路７０７Ｃは、第２段のサンプリング・コンデン
サＷＣ７に加えられるブートストラップ電圧が基準電圧
導線’Ｖ。

と比べてよシ低いか、よシ高いかによって決するその上
部位置または下部位置にスイッチ８７０を移動する。そ
の上部位置においてはスイッチＳ７Ｃは基準電圧コンデ
ンサＣ＋６２上の正の電圧をサンプリング・コンデンサ
ＷＣＺ上のブートストラップ電圧に加算する。

逆に、スイッチ８７０がその下部位置に移動すると、基
準電圧コンデンサＣ−６２土の負の電圧は牙２段のサン
プリング・コンデンサＷ　ＯＺ上の電圧と直列に加算（
すなわちそこから減算）される。比較およびスイッチ制
御回路７０７Ｃのフリップ・フロップ４更明示せず）の
セットまたはリセット状態は位相Ｐ４に続くこの位相Ｐ
ａの期間中第２段の出力端子Ｄ７上に現れる。

位相Ｐ４に続く位相Ｐ１の期間中、スイッチＱａ−２は
閉じ、サンプリング・コンデンサＷＣ７の左側に形成さ
れた更にブートストラップきれた電圧をサンプリング・
コンデンサＷＣ６の左側に加える。

第２図を参照すると、位相Ｐ１の期間中、位相Ｐａの正
の半サイクルが生起することがわかる。位相Ｐａの期間
中、オ６の比較器段のスイッチＳ６Ｃはその中間位置に
あり、すンプリング・コンデンサＷＣ６の右側を基準導
線Ｖｏに接続する。サンプリング・コンデンサＷＣ６は
第２段からスイッチＱａ−２を介して受信されたブート
ストラップ電圧に充電される。第６段の比較およびスイ
ッチ制御回路６０６Ｃはブートストランプ電圧が共通の
比較器基準電圧Ｖｏ　と比べて正であるか負であるかを
決定する。位相Ｐ１に続く位相ｐｂの期間中、比較およ
びスイッチ制御回路６０６Ｃの状態は第６段の出力端子
Ｄ６上に現れる。

同様に、各々の相続く位相期間中、ディジタル出力が残
ｐの比較およびスイッチ制御段のＤ一端子に現れる。

初段において比較およびスイッチ制御回路８０８Ｃめ状
態は位相Ｐ４の期間中出力端子１）８上に現れることを
想起されたい。次の位相Ｐ１の期間中、スイッチＰ１−
１およびＰｌ−２は再び閉じ、コンデンサＭＣ８＋およ
びＭＣ８−を基準電圧＋Ｖｒおよび−Ｖｒにそれぞれ再
充電する。この位相Ｐ１の期間中、スイッチ（図示せず
）は一時的にシャント接続されてのシ、それによってサ
ンプリング・コンデンサＷＣ８は放電される。もちろん
、ＣｃがＷＣ−コンデンサに比べてずつと大であるなら
ば、サンプリング・コンデンサＷＣ８は放電される必要
はないことを理解されたい。実際には、ＣＣとすべての
Ｐａ　ｆ接続するバスの間の単位利得バッファを使用す
ることが望ましい。

これにより、ＷＣ−およびＡＣ−コンデンサが各段を通
して伝播してくる電圧に充電されるとき、仮想接地とし
て機能する低インピーダンス電圧源Ｖｏが提供される。

Ｐ　３およびＰ、−４パルスによって駆動されるスイッ
チ間の接続線は尚Ｏｃに至るバスに接続されている。次
の位相Ｐ２の期間中、スイッチＰ２−１およびＰ２−２
は閉じ、コンデンサＭＣ８＋およびＭＣ８−上の電圧は
値−となる。

後続の位相Ｐ３の期間中、スイッチＰ３−１およびＰ６
−２は閉じ、コンデンサＭ　０８→−およびＭＣ８−上
に形成された電圧はそれぞれコンデンサＣ＋６４および
Ｃ−６４に転送きれる。このときスイッチＱａ−１は再
び閉じて新しいアナログ・サンプルを受信する。従って
、位相Ｐ６が繰返される毎に第１図の回路は符号化を行
い、新しいアナログ入力サンプルを量子化するのに使用
される。

第６図は端子８０１のアナログ人力を端子Ｄ　８のディ
ジタル出力の最上位ディジットに変換すると共に、端子
Ｄ８ａのディジタル入力の最上位ディジットをスイッチ
Ｑｂ−１ａの部分アナログ和出力に変換する複合符号器
／復号器の、初段を示している。後続段（図示せず）は
２進重み付けされたインクリメンタル加算を発生し、和
として得られるアナログ信号は第１図の端子Ｖｄに加え
られる。スイッチＰ１−２およびＰ２−２を接続する垂
直線の左側の回路は第１図のアナログ・ディジタル符号
器の初段の回路と同一である。本発明のこの特徴に従い
、第１図の電圧分割および基準コンデンサ回路はまた以
下で述べる少量の付加回路と共に使用することによりパ
イプライン式、すなわち逐次的に動作するディジタル・
アナログ変換器が提供される。

初段の付加回路は６接点のスイッチ５８１）ならびに受
信ビット・フリップ・フロップおよびスイッチ制御回路
８０８Ｄ″ｆ：含んでいる。

このスイッチＳ８Ｄおよび回路８０８　Ｄは先に述べた
アナログ・ディジタル杓号器の６接点スイッチ８８０な
らびに比較およびスイッチ制御回路８０８Ｃと全く同じ
ように動作する。回路８０８Ｄのフリップ・フロップは
８０８　。

−２と同様の仕方で単極６投スイツチの位置を制御する
。累積コンデンサＡ０８はスイッチＳ８Ｄのセレクタ・
アームに接続されている。

位相Ｐａの期間中、スイッチ５８１）のセンタ・アーム
は累積コンデンサＡＯ８の左側をバスＶｏ　に接続し、
スイッチＱａ　−１ａは該コンデンサの右側をバスＶｏ
に接続する。累積コンデンサＡＣ８は、それによって完
全に放電される。

位相Ｐａ期間中、端子Ｄ８ａにおいて最上位ディジタル
人力ビットを受信する回路８０８Ｄはフリップ・フロッ
プにクロックが加えられるとき該フリップ・フロップを
セツｌ−マたはリセットする。位相ｐｂ期間中、回路８
０８Ｑはディジタル入力が°１１’ｌｌならばスイッチ
Ｓ８Ｄを最上部位置に、ディジタル入力が“０°“なら
ば最下部位置に制御する。

従って、位相Ｐｂの期間中、累積コンデンサＡＣ８はＤ
８人力が１゛であると基準電圧保持コンデンサＯ＋６４
の正電圧に、Ｄ８人力が°゛０°“であると基準電圧保
持コンデンサＣ−６４の負電圧に充電される。

スイッチＱｂ−ｉａが閉じると、バッファ増幅器８０６
ＤはコンデンサＡＯ８が充電されている電圧を第２没後
号器（これは直前に述べた初段の復号器回路と類似のも
のである）の累積コンデンサＡＣ！７（図示せず）の相
応する点に通過させる。第２段の累積コンデンサＡＯ７
は最初（Ｖｏに関して）　８０６１）の電圧出力に充電
される。次に、この段の人力に加えられるディジタル信
号が１゛であるかＩＩ　ＯＩＩであるかに従ってこの電
圧とこの段のＣ＋３２捷たはＣ−６２ビット重み保持コ
ンデンサの和が形成される。従って、“１゛または“Ｏ
１１のディジタル人力が相続く段の受信ビット・フリッ
プ・フロップおよびスイッチ制御回路に加えられること
に応じて、復号信号が累積コンデンサの連鎖を通って伝
播するとき、２進重みの付けられた電圧値が加算または
減算される。最終復号器段の電圧加算または減算の結果
は牙１図のコンデンサＣｄに加えられる。

以上述べてきたことが本発明の原理である。

しかし本発明の精神および範囲を逸脱することなく種々
の変形が当業者にあっては考案可能である。

例えば、記憶された電圧に対するスイッチングの効果を
減少でせるために種々のコンデンサと関連するスイッチ
の間に単位利得増幅器を使用することができる。第１図
は位相Ｐ１の期間中、初段のコンデンサＭＣＢ＋および
ＭＣ８−は基準電圧＋Ｖｒおよび−Ｖｒと接続されるが
、スイッチＰ２−１およびＰ２−２はこれらコンデンサ
をそれぞれ＋Ｖｒの＋および−Ｖｒの十に放電するだめ
、これら電圧子Ｖｒ　および−Ｖｒの振幅一杯まで使用
されることはないことを示している。このようにして、
初段のコンデンサＭＣ８＋およびＭｏ２−は除去するこ
とが可能であり、スイッチＳ８Ｃは単にその最上部位置
における＋６４ボルトとその最下部位置における一６４
ボルトの間でスイッチするよう制御される。更に、第１
図の１つの段は比較器８０８Ｃの制御の下で初段のコン
デンサＷＣ８を逆接続することによシ除去することがで
きる。入力アナログ信号が導線Ｖｏに関して正であると
き、コされる。入力アナログ信号が導線Ｖｏ　に関して
負であると、コンデンサＷｃ８はエンド・フォー・エン
ドのスイッチングがなされる。

丑だ動作を低下させて分割器連鎖の速度と整合がとれる
ようになると、基準電圧保持コンデンサＣ＋６４〜Ｃ−
１＋およびＣ−６４〜Ｃ−寺が除去できることも明らか
である。このような接続を行うと、スイッチ５８０ｉ、
ｉ：位相Ｐ２の期間中、その中央位置にあり、スイッチ
Ｑａ−ｊは位相Ｐ２の期間中閉じている。

位相Ｐ６の期間中、スイッチＳ８Ｃは比較器８０８Ｃに
よυその上部まだは下部位置に制御されている。スイッ
チＱｂ−１は位相１゛６の期間中閉じ、スイッチＳ７０
は位相Ｐ６の期間中その中央位置にある。位相Ｐ４の期
間中、スイッチＳ７Ｃはその上部ｌだｔ」、−１・部ｒ
９−置に制御されておシ、スイッチＱａ−２は閉じてい
る。当業者にあっては更なる他の変更もＥＪ能である。

第１図は本発明に従う８段のアナログ・ディジタル符号
器の回路図、 第２図は第１図の符号器および牙６図の符号質／復号器
の動作を制御する波形を示す図、第６図は第１図の符号
器回路の１段および人力信号をアナログ出力信号に復号
する付加回路図である。

〔主要部分の符号の説明〕

比較器回路−−−−−−−−−−−−−−−−８０ＢＣ
，７０７Ｃ，１０１ｃ逐次的に制御されるスイツチー−
−−８８Ｃ，Ｓ７Ｃ，８６０，５１０ＦＩ６．２ ＦＩ６．３

Claims (1)

1. 【特許請求の範囲】 １、　比較器回路（例えば８０８Ｃ，７０７０゜１０１
   ０）と、 ビット重みコンデンサ（例えばＣ＋６４゜Ｃ！−６４；
   Ｃ！＋３２．０−６２；Ｃ＋１６゜Ｃ−１６；Ｃ＋Ｖ　
   、０−　’／／２）と、アナログ入力サンプリング回路
   とを各々が含む複数個の段と； 所定の１つの段のビット重みコンデンサを充電し、 該所定の１つの段のアナログ入力サンプリング回路およ
   び比較器回路を接続し、 その後、所定の段のアナログ入力回路とビット重みコン
   デンサを後続の１つの段のアナログ入力サンプリング回
   路と選択的に接続する逐次的に制御された複数個のスイ
   ッチ回路（例えばＳ８ｃ、８７０，８６Ｃ，８１０）と
   を含むことを特徴とするアナログ・ディジタル変換器。 ２、特許請求の範囲第１項記載のアナログ・ディジタル
   変換器において、ビット重みコンデンサは第１および第
   ２の基準コンデンサを含み、逐次的に制御されたスイッ
   チ回路はスイッチの所定の１つと後続の１つの間に第１
   または第２のビット重みコンデンサを直列に選択的接続
   を行うことを特徴とするアナログ・ディジタル変換器。 ６、特許請求の範囲第２項記載のアナログ・ディジタル
   変換器において、 変換器は更に、牙１および第２のコンデンサを逆の極性
   に充電する装置（例えば８０８−２）を含むことを特徴
   とするアナログ・ディジタル変換器。 ４、特許請求の範囲瓢・６項記載のアナログ・ディジタ
   ル変換器において、 比較器回路は、所定段のアナログ人力サンプリング回路
   が一方の極性のアナログ入力信号を呈するときには第１
   のビット重みコンデンサの接続を、アナログ人力サンプ
   リング回路が前記一方の極性とは逆の極性を有するアナ
   ログ入力信号を呈するときには牙２のビット重みコンデ
   ンサの接続を選択的に制御する手段を含むことを特徴と
   するアナログ・ディジタル変換器。 ５、特許請求の範囲第１項記載のアナログ・ディジタル
   変換器において、所定の１つの段および後続の１つの段
   を選択的に接続する装置（例えば８０８−２）は比較器
   回路によって制御されていることを特徴とするアナログ
   ・ディジタル変換器。 ６、％許請求の範囲第１項記載のアナログ・ディジタル
   変換器において、 段の各々は更に電圧分割コンデンサを含み、ビット重み
   コンデンサを充電する手段は電圧分割コンデンサを含む
   ことを特徴とするアナログ・ディジタル変換器。 ２、特許請求の範囲第１項記載のアナログ・ディジタル
   変換器において、 ビット重みコンデンサを充電する逐次的に制御されるス
   イッチ手段は最初所定の段の電圧分割コンデンサを充電
   し、その後肢所定の段の電圧分割コンデンサを後続の１
   つの段の電圧分割コンデンサと並列に接続する手段を含
   むことを特徴とするアナログ・ディジタル変換器。 ８、特許請求の範囲第１項記載のアナログ・ディジタル
   変換器において、 各段の電圧分割コンデンサは同じ値を有し、ビット重み
   コンデンサは関連するスイッチの浮遊容量よシずつと大
   きな値を有することを特徴とするアナログ・ディジタル
   変換器。