JPH03183214A - 多重チャネルアナログ／ディジタル変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は多重チャネルアナログ／ディジタル変換器に関
する。

〔従来の技術〕

多くの測定または感知装置は大型アレイの検出器からの
アナログ信号の処理を必要とする。この処理は、一般に
、ディジタルサブシステムを用いて行なわれ、従って、
アナログ／ディジタル変換を検出器出力部において行な
わなければならない。

アナログ／ディジタル変換器（ＡＤＣ）は、多数の入力
を同時に受は入れることのできること、そして多きなス
ルーブツトを有していることが必要である。従来の一つ
の方法においては、少数の高速ＡＤＣを用い、各ＡＤＣ
にはアナログマルチプレクサが先立ち、このマルチプレ
クサは多数のアナログ入力のうちの１つを一時に選択し
て変換する。しかし、この方法には制限がある。即ち、
アナログ多重化のために雑音及び誤りがアナログ信号に
導入され、また、単一のＡＤＣが大型となリ（Ｎビット
・フラッシュＡＤＣは２Ｎ個の比較器を必要として、そ
して多重化ハードウェアはチップの大きさが更に大きく
なる）、速度要件に適合するためにかなり大きな電力を
消費する。

〔発明が解決しようとする課題〕

本発明は、ディジタルデータを出力部へ転送するため、
小型低電力ＡＤＣのアレイ及びレジスタを用いたことを
特徴とする、アナログセンサアレイをディジタル装置に
インターフェースさせるための高スルーブツトアナログ
／ディジタル変換器を得るための新規なＡＤＣ装置を提
供することを目的とする。

〔課題を解決するための手段〕

本発明においては、効果的なスループットを増加させる
ためにいくつかのレベルのパイプライニングを用いる。

ＡＤＣは、単一のチップ上に作られ、高速単一ＡＤＣの
スループットと同様なスループットを有す。しかし、本
発明においてはアナログ多重化の必要がなく、回路は十
分に小さく、センサアレイに直接接続するのに好適する
入力回路をＡＤＣに含ませることができる。従って、ア
ナログセンサのアレイとディジタル信号プロセッサとの
間の完全なインターフェースを単一チップ上に実現する
ことができる。

本発明の１つの態様においては、ディジタル信号通路と
アナログ信号通路とが分離され、アナログ信号内への雑
音注入が減少する。本発明の他の態様においては、単一
の増幅器を用いて、ＡＤＣコンデンサをアナログ信号電
圧値に充電し、且つ、変換中に用いられる基準電圧をバ
ッファリングする。本発明の更に他の態様においては、
リセフト及び信号増幅器への信号転送中には入力積分器
を充電源から隔離し、アレイの高い寄生容量がリセフト
及び信号転送の動作の速度を遅くするのを防止する。本
発明の更に他の態様においては、デュアルモード入力段
を設け、アナログ電荷または電圧信号の変換を容易にす
る。本発明の更に他の態様においては、アレイを形成す
るのに必要なチップ面積を減少させる独特のコンデンサ
アレイを設ける。

本発明の他の特徴及び利点は、図面を参照して行なう以
下の詳細な説明から明らかになる。

〔実施例〕

数多くのＡＤＣの単一チップ上の集積を可能にする態様
としては３つの主な領域がある。第１は、アナログ入力
回路及びＡＤＣの設計、第２は、バイアス及び基準電圧
の発生及び分布、第３は、装置全体としての機械的配置
である。これら３つの態様について以下に詳細に説明す
る。以下に説明する方法は、多数の、例えば数十から数
百までのＡＤＣを単一チップ上に形成するのに好適する
ものである。以下の実施例においては、この方法を６４
個の集積ＡＤＣで説明する。

最大のスループットを得るため、この設計はパイプライ
ン化されている。即ち、入力電荷が集中（またはサンプ
リング）されている間、アナログ／ディジタル変換がそ
の前の信号に対して行なわれ、同時に、その前の信号に
対応するディジタルデータが出力部において利用可能と
なる。

まず装置全体のアーキテクチャについて説明すると、第
１図は、本発明の一実施例である多重チャネルアナログ
／ディジタル変換器（ＭＡＤ）集積回路チップのアーキ
テクチャを示すものである。

第１図において、６４個の同構造のアナログチャネル１
０は、各々が、センサアレイからの電荷を感知するため
の低入力インピーダンスの積分器または電圧を感知する
ための高入力インピーダンスの交換コンデンサバッフ１
のいずれかとして働くことのできる人力増幅器Ｉ２と、
中間増幅器／基準電圧バッファＩ４と、後続の８ビツト
近似ＡＤＣ１６とからなっている。ＡＤＣ１６からのデ
ィジタル出力は、シフトレジスタ１Ｂに並列にロードさ
れ、ついで直列に読み出される。

制御論理装置２０が、外部的に供給されるクロックなら
びに開始及び休止同期信号を受は取り、種々のアナログ
チャネル１０及びシフトレジスタ１８に対する信号、な
らびに外部的同期信号及び休止ストローブを提供する。

開始信号は、装置が外部データ源からのデータを受は取
る準備ができているということを示し、休止信号は、低
速の装置との同期を容易にするため、データの損失なし
に装置を一時的に停止させる。

前記シフトレジスタの出力ボートは出力バッファ２３に
接続されており、このバッファは信号を外部バスへ送る
。オンチップバイアス発生器２２Ａおよび２２Ｂがバイ
アス電圧をアナログチャネルＩＯに与える。

第１図に示す全体的アーキテクチャは、マルチプレクサ
及び単一高速ＡＤＣのいずれか一方に対していくつかの
利点を有す。第１に、アナログ信号通路が簡単且つ短く
、信号劣化の可能性が最少になる。多重化はディジタル
データに対してシフトレジスタ１８によって行なわれ、
従って情報の損失がない。第２に、本発明装置は、個々
の分岐（サブ）回路が大部分のチップサイクルを通して
動作することができるという点においてより効率的であ
る。単一ＡＤＣ装置においては、ＡＤＣは６４個の変換
を行なわなければならないということの外に、更に、ア
ナログマルチプレクサがその信号を測定してＡＤＣへ転
送している間の各変換間にかなりのアイドル時間がある
。

この実施例の機械的配置を第２Ａ図に示す。この装置の
機械的配置は２つの観点から重要である。

第１に、この配置はチップの記録密度を決定する。

この点についての最も重要な特徴は、以下に説明するＡ
ＤＣコンデンサアレイの構造である。第２に、この配置
は装置の性能、とくにアナログセクションの性能に対し
て強い影響力を有し、ＭＡＤチップにおける高レベルの
集積に対する適切な構造を採用することが必要である。

この装置はかなり多くのディジタル回路及びアナログ回
路を含んでいる。このような混合回路に付随する主な問
題として、ディジタルセクションからアナログセクショ
ン内への雑音注入がある。

この実施例においては、いくつかの特徴によってこの雑
音注入が最少となる。第１に、アナログセクションは、
ｎ型及びｐ型の保護帯域によってディジタル回路から隔
離されて良好に成形された領域内に含まれている。これ
は、ディジタル回路から基体内への電荷注入の影響を最
少にすることを助ける。第２に、アナログ回路、ディジ
タル回路及び出カバソファに対する別々の給電パッドが
設けられており、ディジタルスイッチング過渡から生し
るスプリアス信号の給電線を通しる注入を最少にする。

第３に、アナログスイッチを制御する場合をのぞき、チ
ップのアナログセクションに入るディジタル信号がない
。第４に、チップのディジタルセクションに入るアナロ
グ信号がない。

アナログチャネル内の各ＡＤＣ１６は、アナログ入力チ
ャネル内の最大の単一素子であるＡＤＣコンデンサアレ
イを含んでいる。従って、このアレイの大きさを最小に
することは、同一チップ上に６４個のＡＤＣを集積する
という能力に対してきわめて重要である。この実施例に
おいて用いるアレイの構造を第２Ｂ図ないし第２Ｄ図を
参照して詳細に説明する。

コンデンサは、Ｃ（八ＤＣ２）　　−２Ｃ（ＡＤＣＩ）
、等、等というように、２進重み付けされている。即ち
、Ｃ（ＡＤＣ８）　−１２８（ＡＤＣＩ）である。緊密
な整合を得るため、全てのコンデンサは最小コンデンサ
の並列組合せで作られている。即ち、２５６個のこのよ
うなコンデンサが必要である。

従来、拡散コンデンサ８０に対する多結晶シリコンは第
２Ｂ図に示すように配置されている。多結晶シリコン８
１の島は活性領域８２によって完全に取り巻かれ、小さ
なストリップ８４を用いて多結晶シリコンの島８１と厚
い酸化物上の金属接点８６とを接続する。ＡＤＣアレイ
内の全てのコンデンサ８０は、これと同じ仕方で配置す
ることが必要である。

本発明におけるチップにおいては、第２Ｃ図に示すよう
に、他の配置を用いて面積を減らす。この配置において
は、容量は、多結晶シリコンのストリップ９０と活性領
域拡散部８０との重複面積によって設定される。多結晶
シリコンストリンブ９０が前記拡散部を完全に横切るよ
うにすることにより、容量は、第２Ｂ図に示す配置にお
いて生ずるような多結晶シリコン島８１の縁と活性領域
８２の縁との間の整合誤りに影響されなくなる。

これにより、第２Ｃ図に示すように、コンデンサ８０を
より稠密に実装することができる。

第２Ｄ図は、第２Ｃ図について説明した配置を用いた完
全なＡＤＣコンデンサアレイを示すものである。簡単に
するため、６ビツト・アレイを示しである。ただし、こ
の手法を用いて得られる面積節約はコンデンサの数とと
もに増大する。コンデンサ８０は単に互いに突き合わせ
ることのできる場合がしばしばあるので、コンデンサ間
の配線のために用いられる面積はきわめて小さい。配線
はまた、面積の不利なしに、アレイ内にほとんど完全に
含有され、そして、コンデンサ板に接続されておらずに
該コンデンサ板上を通過する金属線はない。従って、こ
の手法によれば極めて小型化したＡＤＣコンデンサアレ
イを作ることができる。

従来設計されていた類似の７レイはこれよりも約６０％
大きく、これはチップ面積の約ｌＯ％の増加に対応する
。

第３図は、アナログ信号通路３０ａ、３０ｂ、ディジタ
ルデータ信号通路３２、及びディジタル制御信号通路３
４のこの分離を示すＭＡＤチップの平面図である。ディ
ジタル信号通路３２は、ＡＤＣ１６からシストレジスタ
１８までの接続部及びシフトレジスタ自体を含んでいる
。このディジタル信号通路３２のうち、アナログ信号通
路３０を横切るものはない。入力回路及びＡＤＣは対称
の対として配置されている（従って、各チャネル１０は
その上及び下のものの鏡像となる）。

従って、１対のアナログ信号通路３０ａ及び３０ｂは単
一のディジタル信号通路３２によって制御される。対の
アナログ信号通路３０ａおよび３０ｂの各々のスイッチ
を制御するためのディジタル制御線はディジタル制御通
路３２から分岐しており、従ってアナログチャネル内へ
のディジタル信号の侵入を最少にする。また、この特徴
により、対の通路３０ａおよび３０ｂは制御線を共用す
ることができ、これによっても面積が節約される。

次に、アナログチャネル１０及びＡＤＣの設計について
説明すると、各アナログチャネルは高いスループットを
得るためにパイプライン化されている。

第４図は、単一のアナログチャネルｌＯのパイプライン
段を示す路線図である。

人力アナログ信号は各充電サイクルの始まりにおいて受
信される。サイクル１に示すように、第１に、第１のア
ナログ入力信号が積分されて入力電圧信号を形成する。

第２に、入力コンデンサｃｓｉが入力電圧信号値に充電
される。第３に、積分器がリソセトされ、そして、入力
電圧信号が中間増幅器によって第１の充電済み電圧値に
増幅される。最後に、外部回線がりセントされている間
に、ＡＤＣコンデンサが中間増幅器によって第１の増幅
済み電圧値に充電される。これらの処理ステップは、受
信される各アナログ入力信号に対して同じである。

パイプライン動作をサイクル２及び３に示す。

第２のアナログ信号がサイクル２の始まりにおいて積分
され、一方、第１の入力電圧信号はＡＤＣによってディ
ジタル表示に変換される。この変換中、中間増幅器がＶ
ＥＲＦ旧をＡＤＣに供給する。前記第１のアナログ信号
のディジタル表示はディジタルシフトレジスタにロード
され、一方、Ｃ８■が第２の入力端子値に充電される。

ディジタルシフトレジスタを介する前記第一のアナログ
入力信号のディジタル表示の読出しはサイクル２の終わ
りにおいて開始し、一方、第２の入力端子値が増幅され
てＡＤＣに格納される。

２サイクル後、パイプラインは一杯になり、そして３つ
の信号が各サイクル毎に処理される。サイクル３の始ま
りにおいて、第２のアナログ信号が変換される間に第３
のアナログ充電信号が積分され、そして前記第１のアナ
ログ信号のディジタル表示が出カバソファへシフトされ
る。このパイプラインの新規な特徴は、増幅δ１４を用
い、これにより、入力信号を増幅してΔＤＣコンデンサ
を入力電圧に充電すること、及び、バッファとして変換
動作中に基準電圧を提供することである。

前記の入力回路及びＡＤＣは装置チップ上で６４回反復
される。従って、各チャネルを機械的に十分に小さくす
ること、且つ同時に所要のスルーブツトのための適切な
速度及び妥当な電力消費を保持することが、このレベル
の集積度を得るための能力に対して極めて重要である。

速度の問題はこのパイプライン化アーキテクチャによっ
て部分的に処理されるが、以下に説明するように、いく
つかの新規な特徴も必要となる。

入力回路及びＡＤＣの略図を第５図に示し、全ての制御
信号のタイミングを示すタイミング線図を第６図に示す
。第６図に示す制御信号が低レベルであるとき、スイッ
チは第５図に示す位置にある。図示の全てのスイッチは
ＭＯＳ）ランジスタであり、これらトランジスタは、第
１図に示す制御論理ブロック２０からの制御信号によっ
て駆動される。

アナログチャネル１０の第１の段は入力積分器１２であ
り、この積分器はまた電圧バッファとしても用いられる
。そのモードはスイッチＳＭによって簡単に選択される
。電圧感知モードにおいては、スイッチＳ■がコンデン
サＣ１の一方の極板を人力とアースとの間で切り替える
。他方の極板は積分器１２に接続され、従って全体的入
力回路はサンプルホールド装置として働く。充電感知に
対しては、スイッチＳＭが積分器１２を入力パッドに直
接接続する。この回路の残りの部分のタイミングは、電
圧感知及び充電感知の両方のモードにおけると同じであ
る。この充電感知モードはこの装置に対して最も重要で
あり、以下これについて説明する。

電荷積分は通例の仕方で行なわれ、その結果、積分器１
２の出力端子に信号電圧が生ずる。電荷積分が完了する
と、この信号は中間増幅器１４へ転送され、積分器１２
はリセットされる。しかし、積分器入力端子は外部セン
サに直接接続されており、そして、一般に、ここにはこ
のリンクに付随する大きな寄生容量がある。これは、積
分器において用いられる演算増幅器の入力容量と並列に
現われ、中間増幅器１４への信号転送及びリセットを著
しく低速にする。この問題に対する解決法は、積分器入
力端子を、これら動作のための外部センサから隔離する
ことであった。

制御クロックサイクル０〜３０中に電荷が積分されると
、リセット（Ｒｅｓｅｔ）　２は制御クロックサイクル
３０において低レベルとなり、ＳＲ２は開いて積分器１
２を人力から隔離する。この段階において、ストア（Ｓ
ｔｏｒｅ）　２は高レベルとなり、そしてスイッチＳＳ
２は既に閉じておってＶＲＥＦ旧をコンデンサＣ８ｌの
右手の極板に与え、そして制御クロックサイクル３０に
おいてストア１は高レベルとなり、従って、ＳＳＩも、
入力信号電圧値、即ち、積分器出力電圧に対し、コンデ
ンサＣ３Ｉの左手の極板に対して閉じる。積分器演算増
幅器の固有容量のみが存在し、この信号転送を低速にす
る。

Ｃ３Ｉが積分器出力電圧に充電されると、ストア２は制
御クロックサイクル３６において低レベルとなってＳＳ
２を開き、リソセトｌは制御クロックサイクル３７にお
いて高レベルとなってＳＲＩを閉じ、これに伴って積分
コンデンサを短絡し、且つ積分器をリセットし、これに
より積分器１２の出力電圧はＶＲＥＦ旧になる。Ｃ８１
からの電荷はＣ５２へ転送され、そして増幅器１４の出
力信号の大きさは、積分器出力電圧に、Ｃ３Ｉ／Ｃ３２
の比に等しい利得係数を乗じたものとなる。

即ち、アナログ入力回路においては、増幅されるのは、
積分中の電圧変化ではなく、リセット中の積分器１２の
出力端子における出力電圧変化である。但し、これら２
つは、大きさが等しく符号が反対である。積分器１２が
リセットされると、ストアｌは制御クロンクサイクル４
３において低レベルとなってＳＳｔを開き、増幅器を積
分器から分離する。そこで、これら２つは他の動作を自
由に行なうことができるようになり、パイプライン動作
の第１のレベルを得る。積分器の場合には、ＳＲ２がま
ず閉じて入力回路をリセットし、ＳＲＩは開いて次のア
ナログ入力充電信号を積分する。

増幅器は、以下に説明するように、ＡＤＣコンデンサア
レイを充電する。

前述のシーケンスには、高い入力容量が信号転送及びリ
セットの速度を遅くするのを防止するほかに、３つの利
点がある。第１に、積分器リセット及び信号増幅の動作
が併合されてスループソトを改善し且つパイプライン動
作を容易にする。第２に、積分中に積分器によって認め
られる負荷が極めて小さくなる。第３に、増幅が占める
のはチップサイクルのうちの小部分であり、以下に説明
するように、残りのチップサイクルに対して、増幅器１
４を基準電圧バッファとして働くように利用することが
可能になる。

面積及び電力消費を最少にし、且つ精度を改善する入力
回路及びＡＤＣの設計の重要な態様は、中間増幅器１４
によって行なわれる２重機能である。増幅動作について
は前述した。即ち、この動作が速くなり、且つこれが、
ＡＤＣが休止している時に制限される。即ち、パイプラ
イン動作のために必要な積分器と増幅器との間の信号転
送中に制限される。従って、増幅器を、ＡＤＣが働いて
いる最中に該ＡＤＣに対する基準電圧へソファとして働
くように利用することが可能となる。

信号の増幅中、ストア２が低レベルになると、ＡＤＣコ
ンデンサアレイはＶＲＥＦＬＯに保持される。

即ち、スイッチＳＡＯないしＳＡＴは第５図における左
の位置にくる。外部リセットは高レベルとなり、従って
ＳＣ１もこの時閉じ、ＡＤＣコンデンサの上部極板にＶ
ＲＥＦ旧を与える。増幅が完了すると、ストアｌは制御
クロック４３において低レベルとなってＳＳＩを閉じ、
同時にＡＤＣコンデンサアレイ全体が増幅器出力端子に
接続され（ＳＡＯないしＳＡＴがそれらの右の位置へ振
れる）、増幅済み入力信号電圧をＡＤＣの下部極板に与
える。

このようにして、コンデンサアレイはＢＲＥＦ旧と増幅
済み入力電圧値との差に充電される。制御クロックサイ
クル４において、外部リセットは低レベルとなってＳＣ
１を閉じ、従って、入力電圧信号によって導入された電
荷はコンデンサの上部極板に捕獲される。更に、制御ク
ロックサイクル５においてストア２は高レベルとなって
増幅器１４をリセソ１−シ、ＶＲＥＦ旧をＡＤＣコンデ
ンサの下部極板に与える。従って、比較器入力電圧値は
増幅済み入力電圧値とＶＲＥＦ旧との和に等しくなり、
ＡＤＣは通例の電荷共用逐次近似サイクルを開始する準
備が整う。

通例の装置において、入力電圧を増幅するための増幅器
及び２つの基準電圧を提供するための別々のバッファが
設けられている。即ち、この段階において、コンデンサ
は２つの基準電圧（この場合、ＶＲＥＦ旧とＶＲＥＦＬ
Ｏ）の間で順々に切り替えられる。しかし、前述したよ
うに、本発明装置においては、ＳＳ２はＡＤＣサイクル
が開始する前に閉じ、従って、増幅器１４は電圧従動体
として働き、ＶＲＥＦ旧をバッファリングする。

中間増幅器を用いてこれら２つの要件（信号増幅及びＶ
ＲＥＦ旧バッファリング）を満たすことは２つの理由か
ら重要である。第１に、別々のバッファを用いる必要が
なくなり、面積及び電力消費が節約される。これによる
チップ面積節約は約１０％、電力節約は約２０％になる
ものと考えられる。

第２に、共通の線で、先ず増幅済み入力信号を、次いで
Ｂｌ？ＥＦ旧をＡＤＣ１６に供給するので、スイッチＳ
ＡＯないしＳＡＴは２方向装置であればよい。従来のＡ
ＤＣにおいて、ＶＲＨＦ旧、ＶＲＥＦＬＯ，及び入力信
号電圧間の切り替えのための能力を備えていることが必
要であった。本発明装置のこの切り替え必要条件の減少
の結果、面積節約は、基準バッファのみを削除した場合
の節約よりも大きくなる。第３に、同じ増幅器を用いて
入力電圧及びＶＲＥＦ旧をＡＤＣに供給するので、その
オフセントが効果的に除去される。

ＡＤＣに用いる比較器を第７図に示す。スイッチＳＣＩ
は第１の段の回りでのみフィードバンクを適用する。従
って、安定性の問題はない。大部分の利得はこの段にあ
るから、オフセント及びフリッカ雑音抑制は劣化しない
。

ＩｎｔＲｓｔ信号によって制御される初期化スイッチＳ
Ｃ２が設けられており、比較器を、ＡＤＣシーケンスに
おける各決定の直前に、そのトグル点に至近した状態に
あらしめる。これにより、決定の速度が速くなり、ＡＤ
Ｃサイクル時間が減り、スルーブツトが増す。

前述したアナログ入力チャネル１０の各々は、ＶＤＤ及
びアース電圧のほかに、３つの固定電圧を必要とする。

これら３の電圧は、ＶＢＩＡＳＯｌＶＲＥＦＩＩＩ、及
びＶＲＥＦＬＯと呼ぶ。ＶＢＩ＾ＳＯは、各演算増幅器
によって引き出される電流を制御する電圧を設定するた
めに、各チャネルにおいてローカルバイアス発生器にま
って使用される。ＶＲＥＦ旧は全ての信号の基準となる
内部電圧として働く。ｌ／ＲＥＦＬＯはＡＤＣの利得を
決定する電圧として働く　（この利得は、実際上、νＲ
ＥＦＩＨとＶＲＥＦＬＯとの差によって決定される） バイアス及び基準電圧はチップ上で禁止帯幅基準回路を
用いて発生される。各々がかなりの負荷となる多数のチ
ャネルに対して電圧を発生及び分布させることに付随す
る大きな問題がある。しかし、オンチップ発生はいくつ
かの利点を提供し、そのうちの若干は、装置チップ上で
極めて高いレベルのアナログ積分を得る際に重要となる
。

第１に、オンチップ基準により、電圧の値及び発生器の
機械的位置を選択するための自由度が得られる。従って
、主アナログチャネルの最適壮龍に対して電圧を選択す
ることができ、分布長さを最少にすることができる。ま
た、単一基！′＃値発生器によって供給されるチャネル
の数を選択することができる。外部基準電圧の分布はチ
ップ設計を？ｊ￥雑にしたのであり、これはこのような
稠密な回路に対して重大であり、また、以下に説明する
ように、アナログセクションとディジタルセクションと
の分離を面倒にしたのである。アナログ回路に要求され
る性能のレベルはまた、受容可能な雑音レベル及び基準
電圧のための制定時間に対して制約を加える。しかし、
これらは、オンチップ回路を用いれば、より簡単に満足
させることができる。最後に、いうまでもなく、外部基
準の除去により、装置全体の価格が安くなる。

装置チップ上のアナログ回路は半分ずつに分割され、前
述したように、これらは直接連絡していない。従って、
２つの別々のバイアス及び基準発生器２２Ａ及び２２Ｂ
が必要となり、その各々は３２ヂヤネルを供給する。事
実上、この費用は大きくはない。基準セクションにおけ
る面積の大部分は、各々が供給する多数のチャネルによ
って生ずる負荷を駆動するのに必要なバッファによって
占められる。単一基準セクションを用いたとしても、よ
り大きな負荷を駆動するために結合されるＭＡＤチップ
において用いられる２つのセクションとほとんど同し程
度に大きいことが必要となる。

ＶＢＩＡＳＯ発生器は、チップ温度が上昇するにつれて
アナログ回路によって引き出される電流を増加させるた
め、正の小さな温度係数をもって設計されている。これ
は、温度に伴うチャネル移動度の劣化を部分的に補償し
、高温における受容可能性能を保持しながら室温におけ
る電力消費を少なくする。ＶＢＩＡＳＯ発生器に認めら
れる負荷は極めて軽く、簡単なバッファなし発生器回路
で足りる。

第８図は基準電圧発生及び分布回路の線図である。２つ
の基準電圧ＶＲＥＦ旧及びＶＲＥＦＬＯが、通例の温度
補償禁止帯幅基準電圧発生器６０　Ｈ及び６０１、によ
って発生される。発生器６０Ｈ，６０Ｌは基（＄電圧か
らの電圧オフセノ）ＶＩＮＩＴを作る。各基準電圧セク
ションにおいては、単一のνＲＥＦＩ１１発住器が用い
られ、外部アース電圧を基準とし、杓３ボルトの電圧を
発生する。この１圧発生器からの出力は、該出力が有効
であるときに、各々が１６チヤネルを供給する２つのバ
ッファ６２Ａ及び６２Ｂによってサンプリングされる。

これにより、全てのチャネルが、ＶＲＥＦ）Ｉ　ｒライ
ン上に、同時に受容可能な電荷をサンプリングまたは注
入するときの制定時間が保持される。

ＡＤＣの利得はＶＩＩＥＦ旧とＶＲＥＦＬＯとの差によ
って決定される。これをできるだけ一定に保持するため
、各基準セクションにおいて２つのＶＲＥＦＬＯ発生器
が使用され、その各々はハソファ清みＶＲＥＦＨＩ線の
一つを基準とし、ＶＲＥＦ旧よりも約１．５ボルト低い
電圧を発生する。このＶＲＥＦＬＯ信号はバッファされ
、図示のように１６チヤ不ルヘ送られる。

ハソファ済みＶＲＥＦ旧電圧はＶＲＥＦＬＯ電圧発生器
６０　Ｌ　［７）ＶＩＮｒＴ入力端子へ送られるから、
ＶＲＥＦＩＩＩ電圧発生器６０Ｈ及びバッファのオフセ
ットはＶＲＥＦＩＩＩとＶＲＥＦＬＯとの差の大きさに
影響を与えない。

この装置のチップにおいて用いられる６４個のアナログ
／ディジタル変換器は、２つの主な点を除き、通例の電
荷共用逐次近似型である。前記２つの点とは、第１に、
スイチノグアレイは、前述したように、２重機能増幅器
／ＶＲＥＦＩ１１バッファによって節単になっている。

第２に、面積を最少にするため、新規な機械的コンデン
サ構造がコンデンサアレイにおいて用いられている。

以上、本発明をその実施例について説明した。

しかし、本発明はこれに限定されるものではなく、当業
者には明らかなように、特許請求の範囲に記載のごとく
本発明の範囲内で種々の変形及び置換か可能である。

【図面の簡単な説明】

第１図は、多重チャネルアナログ／ディジタル変換器の
システムアーキテクチャのブロック線図、第２Ａ図は、
第１図のアナログ／ディジタル変換諸子ノブ設計の平面
図、第２Ｂ図は、従来のアナ［１グ／デイジタル変換器
のコンデンサアレイの平面図、第２Ｃ図は、本発明のア
ナログ／ディジタル変１１！！！器のコンデンサアレイ
の平面図、第２Ｄ図は、完成したＡＤＣ（６ビノト）コ
ンデンサアレイの平面図、第３図は、アナログ信号路及
びディジタル信号路を簡単にして示すチップの平面図、
第４図は、バイブライニングを示す概略線図、第５図は
、１個分のアナログチャネルの路線図、第６図は、アナ
ログチャネルの動作を制御する制御信号の状態を示す多
重チャネルＡＤＣのタイミング線図、第７図は、多重チ
ャネルＡＤＣに用いられた比較器の線図、第８図は基準
電圧発生及び分布装置の線図である。 符号の説明 ３０ａ　：　３０ｂ・・・アナログ信号通路３２・・・
ディジタルデータ信号通路 ３４・・・ディジタル制御信号通路 ６０Ｈ１６０Ｌ・・・電圧発生器 ６２Ａ、６２Ｂ・・・バ・７ファ 第２Ｂ図 第２Ｃ図 手 続 補 正 書（方式） １、事件の表示 平成２年特許願第２４６０１７号 ２、発明の名称 多重チャネルアナログ／ディジタル 変換器 ３、補正をする者 事件との関係

Claims (1)

1. 【特許請求の範囲】 １、単一ＩＣチップ上に形成された多重チャネルアナロ
   グ／ディジタル変換器において、 単一ＩＣチップ上に配置された複数のＡＤＣチャネルを
   備えてなり、各前記チャネルは、複数のアナログ入力信
   号から１つの入力信号を受信するため、及び同時に各前
   記受信済みアナログ入力信号をディジタル表示に変換す
   るためのものであることを特徴とする多重チャネルアナ
   ログ／ディジタル変換器。