JPS6038831A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ この発明は、素子形成領域を電気的に分離するだめの素
子間分離技術、特に、高ＪＪ、５積な半導体集積回路装
置（以下、ＩＣという）にＪ３いて、半導体基板の一面
に溝を掘り、その）１ζを絶縁物で埋めることによって
分離領域を構成する場合（以下、溝掘り分前構造という
）に適用して有効な技術に関するものである。

［背景技術］ 従来、素子間分離技術としては、ＬＯＧＯ３（Ｌｏｃａ
ｌ　０ｘｉｄａｔｉｏｎ　Ｏｆ　５ｉｌｉｃｏｎ）法が
一般的である。

しかし、このＬＯＣＯ８法には、いわゆるバーズビーク
の発生があり、高集積化する上で問題が否めない。

その点、前記のような溝掘り分離構造は、バーズビーク
がほとんどなく、レジスト寸法との寸法変換差がほぼ０
であるため、高集積化にとってきわめて有効である。こ
れは、ドライエツチング、特に、サイドエツチングのほ
とんどない反応性イオンエツチングの利点によるところ
が大きい（以」二たとえば、日経エレクトロニクス、１
９８２年３月２９日号、ｐ９０〜１０１参照）。

ところで、溝を絶縁物で埋めようとする場合、溝幅がた
とえば１．０〜２．５μｍ程度と狭い所は比較的容易に
埋めることができるが、溝幅が広い所、特に深さに比べ
て幅が広い所には表面にどうしても大きなくぼみが生じ
てしまうということが判った。ＩＣにおいては、トラン
ジスタ等の各素子のレイアラ１〜上、特にチップの周辺
部などチップの選択された部分に、配線部を形成するた
めの広い分離領域をとらざるをえず、そのような広い分
離領域をいかに構成するかは製造面での大きなネックと
なる。

［発明の目的コ この発明の目的は、溝掘り分離構造がもつ難点を解決し
、広い分離領域形成可能な溝掘り分離構造の技術を提供
することにある。

この発明の前記ならびにそのほかの「１的と新規な特徴
は、この明細書の記述および添イ１図面から明らかにな
るであろう。

［発明の概要］ この出願において開示される発明のうち代表的なものの
概要を簡単に説明すれば、下記のとおりである。

すなわち、高集積を要する部分の素子間分離にはバーズ
ビークの発生のない溝掘り分１’ｌ１１構造を利用し、
さらに、それ以外の幅の広い領域の部分は溝掘り分離構
造およ、びＬＯＣＯ８法による厚い選択酸化膜の組合わ
せによって構成する。しかもこの場合１幅の狭い溝掘り
分離構造の部分を先に形成し、その後で厚い選択酸化膜
を溝掘り分離構造が両端に位置するように形成する。し
たがって、厚い選択酸化膜の形成時、幅の狭い分離領域
の部分が選択酸化膜のバーズビークを受け入れることが
でき、幅の広い領域の部分全体にわたり、厚い選択酸化
膜をほぼ均一な厚さに形成することができる。

［実施例コ 図面に示した実施例はＭＯＳ　ＩＣの製造に適用した場
合を示しており、第１図〜第６図は処理工程順に示した
処理途中の断面図である。

（第１図を参照して） まず、面方位（１００）のＰ型シリコン半導体基板］−
の表面を熱酸化して、二酸化シリコン膜（ＳｉＯ２膜）
２を形成し、その上にたとえばＣＶＩ）法によってシリ
コンティ１−ライド膜（Ｓ　ｉ　３　Ｎ４膜）３を形成
する。上層のシリコンナイトライド膜３は溝形成に対す
るマスク用であり、かつ後述する埋込み材料のエッチバ
ック時のストッパの役割をするものである。また下層の
二酸化シリコン膜２は基板１−のシリコンとシリコンテ
ィ１〜ライド膜３とが直接接触することによるストレス
軽減のためのものである。

次に、膜３，２に対し、分離領域を形成すべき部分を窓
開けし、窓開けした膜３，２をマスクとして反応性イオ
ンエツチングによって基板１の表面に溝４を形成する。

溝４の幅は、次に行なう埋込みを容易にするためたとえ
ば】μｒｎ程度とほぼ一定に設定される。このような溝
４によって基板１の表面は多数の領域に撮画されるが、
その中には素子形成領域５のほかに、素子を形成しない
領域６も含まれる。なお１反応性イオンエツチングにお
けるエツチング速度は、Ｓｉ３Ｎ４はＳｉの１／ｌＯ程
度にすることができるので、溝４の深さを電気的分離に
必要な充分な深さにすることができる。深い溝４のエツ
チング完了時点では、マスクとしてのＳｉ３Ｎ、膜３は
残るようにし、埋込み材料のエッチバックの時のストッ
パとする。

（第２図を参照して） 次に、溝４の内面を軽く酸化することによってたとえば
厚さ数十ｎｍ程度のＭい二酸化シリコン膜７を形成した
後、半導体基板１の上面全体にボロン等のＰ型不純物を
イオン打込みすることによって溝４の底部にＰ＋型のチ
ャネルストッパ８を形成する。そして、溝４を含む基板
１の表面全体に、高温低圧でのＣＶＤ法あるいはプラズ
マＣＶＤ法などによる二酸化シリコン（ＳｉＯ２）など
の絶縁物からなる埋込み材料９を堆積する。この堆積量
は、少なくとも溝４の幅の１７２以上の厚さが必要であ
る。

（第３図を参照して） 埋込み材料９の堆積後、堆積した埋込み材料９を反応性
イオンエツチング等によってエッチバックし、基板１の
表面を平坦化する。この時Ｓｉ３Ｎ４膜３がストッパの
役割をするので良好な平坦度が得られる。またこの場合
、溝４の幅を基板１の全面にわたって一定にしているの
で、堆積した埋込み材料９の表面は堆積後においてほぼ
平坦であり、上の表面平坦化処理は比較的容易である。

なお場合によっては、堆積した埋込み材料９の上にレジ
ストあるいはＳＯＧ　（スピンオングラス）を塗布して
から、前記等方性エツチングによって表面の平坦化をな
すのが良い。そうすれば、表面の平坦化をより有効に行
なうことができる。また、基板１の表面にＳｉＯ，ｚよ
りも高い硬度のＳｉ３Ｎ４が残っているので、そのＳｉ
３Ｎ４をストッパとして機能させることにより、表面平
坦化を機械的なポリッシングによって行なうこともでき
る。

（第４図を参照して） 次に、表面平坦化処理を終えた基板１の表面へ、体に、
耐酸化性のシリコンティ１〜ライド膜１ｏを堆積した後
、ホトリソグラフィ技術によってシリコンナイトライド
膜１ｏのうち、素子を形成しない領域６に対応する部分
を選択的に除去する。この場合、膜１０のエツチング端
面１００については、次に行なう選択酸化によるバーズ
ビークを溝４内の埋込み材料９で受け入れることができ
るように溝４の近傍に位置設定することが大切である。

（第５図を参照して） つづいて、前記シリコンナイトライド膜１ｏまたは膜１
０および３をマスクとした選択酸化技術によって、素子
を形成しない領域６の表面に厚い酸化膜１１を形成する
。この選択酸化処理により、前記エツチング端面１００
の付近にいわゆるバーズビークが必然的に生じるが、そ
の部分には溝掘り分離構造の分離領域１２が予め形成さ
れているので、バーズビークは分離領域１２の埋込み材
料９の部分に連らなる。したがって、厚い酸化膜１１、
は、分離領域１２に近接する部分においてもかなりの厚
さをもっことになる。なお１図には示していないが、選
択酸化に先立って、領域６の表面にＰ型不純物であるボ
ロンをイオン打込みすることによって、厚い酸化膜１１
の下部にもＰ＋型のチャネルストッパを形成することも
できる。

（第６図を参照して） 選択酸化処理後、マスクとして用いたシリコンティ１〜
ライド膜１０，３をエツチングによって除去し、さらに
二酸化シリコン膜２を除去し、基板１−のシリコン面を
露出させる。次に埋込み材料９のうち基板１より上に出
ている部分をエツチングし基板１を完全に平坦化する。

こねによって、素子間分離を終える。こうした後は、電
気的に分離された素子形成領域５内に公知の方法により
ＭＯＳ　ＦＥＴなどの半導体素子を第７図に示すように
形成することができる。

［効果］ （１）メモリセルを構成するような高集積を要する部分
にはバーズビークの発生のない溝掘り分離構造の分離領
域を形成し、それ以外の幅の広い領域には、溝掘り分離
構造にはさまれるようにＬＯＣｏＳ法による厚い酸化膜
を形成しているので、溝幅の広い所を埋めることが困難
であるという溝掘り分離構造がもつ難点を解消し、　ｉ
Ｒ＆掘り分離構造の利点を生かしＩＣの高集積化をより
一層向上させることができる。

（２）幅の狭い溝掘り分離領域を先に形成し、その後で
ＬＯＣＯ８法による厚い酸化膜を形成しているので、厚
い酸化膜のバーズビークを溝掘り分離領域に受け入れさ
せることができ１幅の広い領域の部分全体にわたり、厚
い酸化膜をほぼ均一な厚さに形成することができる。し
たがって、ＩＣを形成した段階において、厚い酸化膜上
を走る配線と基板との間の浮遊容量を無視しうるほとに
小さくすることができる。

以」二、この発明を実施例に基づき具体的に説明したが
、この発明は前記実施例に限定されるものではなく、そ
の要旨を逸脱しない範囲で種々変更可能であることはい
うまでもない。たとえば、耐酸化性の新たなシリコンナ
イトライド膜１０を形成する場合、基板１上に残るシリ
コンナイトライド膜３をすべて除去してから堆積するよ
うにすることができる。そうすれば、シリコンナイトラ
イド膜のストレスから生じるおそれのある結晶欠陥の発
生をより確実に防止することができる。また、第１図に
おいてＳｉ３Ｎ４膜３の上にさらにＣＶＤ法で５ｉ０２
膜を堆積させ、この５ｉ０２膜、Ｓｉ３Ｎ４膜３．５ｉ
０２膜２をエツチングして窓開けし、この３層膜をマス
クにして溝４を形成しても良い。こうすれば、Ｓｉ３Ｎ
４膜３の膜厚の減少を防ぐことができる。

［利用分野］ この発明は、ＭＯＳ　ＩＣのみならずバイポーラＩＣ１
さらにはＭＯＳとバイポーラの両型の各素子を同一基板
」二に形成する場合など、ＩＣにおける素子間分離方法
として広範に適用することができる。

程図である。

１・・・半導体基板、２・・・二酸化シリコン膜、３・
・・シリコンナイトライド膜、４・・・溝、５・・・素
子形成領域、６・・・素子を形成しない領域、７・・・
二酸化シリコン膜、８・・・チャネルストッパ、９・・
・埋込み材料、１０・・・シリコンナイトライド膜、１
１・・・厚い酸化膜、１２・・・分離領域、１３・・・
ソース・ドレイン層−１４・・・ゲート電極、１５・・
・ゲート酸化膜、１６・・・酸化膜、１７・・・第１パ
ツシベーシヨン膜、１８・・・アルミニウム配線、１９
・・・ファイナルパッシベーション膜。

第　１　図 第　２　図 第　３　図 第　４　図 第５図 第　６　図

Claims (1)

1. 【特許請求の範囲】 ］−１半導体基板の一面が、その幅がほぼ一定の溝と、
   その溝内に充填された埋込み材料とからなる分離領域に
   よって多数の領域に区画され、それら多数の区画された
   領域のうち、半導体素子が存在しない領域の表面部分に
   、端部に緩やかな傾斜を有する厚い酸化膜が存在するこ
   とを特徴とする半導体装置。 ２、選択酸化による厚い酸化膜の端部は、分離領域の埋
   込み材料の部分に連らなっていることを特徴とする特許
   請求の範囲第１項に記載の半導体装置。 ３、半導体基板の一面に１幅がほぼ一定の溝を形成する
   工程と、前記溝内に埋込み材料を埋め込む工程と、溝に
   よって分離された分離領域のうち半導体素子を形成しな
   い領域に選択酸化によって厚い酸化膜を形成する工程と
   を含む半導体装置の製造方法。 ４、前記埋込み材料がポリシリコンからなり、埋込み材
   料を埋込んだ後、ポリシリコンを酸化し、酸化シリコン
   層とすることを特徴とする特許請求の範囲第３項記載の
   半導体装置の製造方法。 ５、選択酸化による厚い酸化膜の端部は、分離領域の埋
   込み材料の部分に連らなって形成されることを特徴とす
   る特許請求の範囲第３項記載の半導体装置の製造方法。