JPH0883837A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0883837A JPH0883837A JP6215924A JP21592494A JPH0883837A JP H0883837 A JPH0883837 A JP H0883837A JP 6215924 A JP6215924 A JP 6215924A JP 21592494 A JP21592494 A JP 21592494A JP H0883837 A JPH0883837 A JP H0883837A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D10/00—Bipolar junction transistors [BJT]
- H10D10/01—Manufacture or treatment
- H10D10/041—Manufacture or treatment of thin-film BJTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/201—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI
Landscapes
- Element Separation (AREA)
- Weting (AREA)
Abstract
(57)【要約】
【目的】各素子領域およびこれらの間の絶縁物の表面の
平坦化を図るとともに配線の対基板間容量の増加を防止
することにある。 【構成】多数の素子領域９の中で少なくとも孤立した素
子領域９の周囲にその素子領域よりも低い高さを有する
ダミー領域１０−１を形成する。このダミー領域１０−
１は各素子領域間の絶縁物８内に埋め込まれている。製
法にあたっては素子領域とダミー領域とを形成して全面
に絶縁物層を形成し、そして研磨により平坦化する。
平坦化を図るとともに配線の対基板間容量の増加を防止
することにある。 【構成】多数の素子領域９の中で少なくとも孤立した素
子領域９の周囲にその素子領域よりも低い高さを有する
ダミー領域１０−１を形成する。このダミー領域１０−
１は各素子領域間の絶縁物８内に埋め込まれている。製
法にあたっては素子領域とダミー領域とを形成して全面
に絶縁物層を形成し、そして研磨により平坦化する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置およびその製
造方法に関し、特にＳＯＩ（Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ Ｏｎ Ｉｎｓｕｌａｔｏｒ）型半導体装置における
素子間分離領域の構造およびその製造方法に関する。
造方法に関し、特にＳＯＩ（Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ Ｏｎ Ｉｎｓｕｌａｔｏｒ）型半導体装置における
素子間分離領域の構造およびその製造方法に関する。
【０００２】
【従来の技術】従来より半導体集積回路装置は、ロコス
分離、溝分離により、素子間の絶縁分離を行ってきた
が、近年トレンチ法等のプロセスによる深い溝分離とＳ
ＯＩ構成により完全絶縁物素子分離構造を有する半導体
装置の作成が可能となった。
分離、溝分離により、素子間の絶縁分離を行ってきた
が、近年トレンチ法等のプロセスによる深い溝分離とＳ
ＯＩ構成により完全絶縁物素子分離構造を有する半導体
装置の作成が可能となった。
【０００３】ＳＯＩ型半導体装置は、絶縁層の上にシリ
コンのような半導体単結晶領域を複数個互いに絶縁分離
して形成し、それぞれにトランジスタの素子を形成した
ものである。従って、ＭＯＳ集積回路をＳＯＩ構成で形
成すると、ウェル構造が不要であるためラッチアップを
抑制することが可能となる。
コンのような半導体単結晶領域を複数個互いに絶縁分離
して形成し、それぞれにトランジスタの素子を形成した
ものである。従って、ＭＯＳ集積回路をＳＯＩ構成で形
成すると、ウェル構造が不要であるためラッチアップを
抑制することが可能となる。
【０００４】またパッケージ等に超微量含まれるウラ
ン、トリウム等を放射線元素により放出されるα線の作
用は、ＳＯＩ型半導体装置では絶縁層上に素子を形成し
かつ素子間は絶縁物で分離するという構成をとるため生
じず、耐放射線に優れたデバイスが作成できる。このよ
うにＳＯＩ構成は優れた長所を有するため半導体集積回
路の作成に利用されるようになってきた。
ン、トリウム等を放射線元素により放出されるα線の作
用は、ＳＯＩ型半導体装置では絶縁層上に素子を形成し
かつ素子間は絶縁物で分離するという構成をとるため生
じず、耐放射線に優れたデバイスが作成できる。このよ
うにＳＯＩ構成は優れた長所を有するため半導体集積回
路の作成に利用されるようになってきた。
【０００５】このようなＳＯＩ構成の半導体装置は、従
来は図６に示す方法により形成されていた。すなわち、
まず、図６（ａ）に示すように、ＳＩＭＯＸ（Ｓｅｐａ
ｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅ
ｎ）法や貼り合わせ法により絶縁層２５をはさんで両側
にシリコン単結晶層１，３を形成する。シリコン単結晶
層３は、その後ドライエッチングにより選択的に除去さ
れ、複数の素子領域３−１〜３−４が区画される。その
後、シリコン酸化膜８を厚く堆積する。
来は図６に示す方法により形成されていた。すなわち、
まず、図６（ａ）に示すように、ＳＩＭＯＸ（Ｓｅｐａ
ｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅ
ｎ）法や貼り合わせ法により絶縁層２５をはさんで両側
にシリコン単結晶層１，３を形成する。シリコン単結晶
層３は、その後ドライエッチングにより選択的に除去さ
れ、複数の素子領域３−１〜３−４が区画される。その
後、シリコン酸化膜８を厚く堆積する。
【０００６】この後、図６（ｂ）のように、シリコン酸
化膜８を研磨して段差が生じた表面を平坦にする。シリ
コン酸化膜８の研磨法としては、アルカリ溶液にシリカ
粒子を混ぜたスラリーを研磨剤として用い、研磨板で研
磨する。例えば直径２０〜３０ｎｍのシリカを用い、適
当な研磨条件を選ぶと毎分０．１μｍ程度の研磨速度が
得られる。研磨の制御は、シリコン酸化膜８よりも大き
な高度を有するシリコン窒化膜４をストッパーとして素
子領域３−１〜３−４上に堆積させることにより行う。
そして研磨後、素子領域３−１〜３−４に選択的に不純
物領域を形成してトランジスタや抵抗等を形成し、配線
を施して半導体集積回路を作成する。
化膜８を研磨して段差が生じた表面を平坦にする。シリ
コン酸化膜８の研磨法としては、アルカリ溶液にシリカ
粒子を混ぜたスラリーを研磨剤として用い、研磨板で研
磨する。例えば直径２０〜３０ｎｍのシリカを用い、適
当な研磨条件を選ぶと毎分０．１μｍ程度の研磨速度が
得られる。研磨の制御は、シリコン酸化膜８よりも大き
な高度を有するシリコン窒化膜４をストッパーとして素
子領域３−１〜３−４上に堆積させることにより行う。
そして研磨後、素子領域３−１〜３−４に選択的に不純
物領域を形成してトランジスタや抵抗等を形成し、配線
を施して半導体集積回路を作成する。
【０００７】
【発明が解決しようとする課題】半導体集積回路装置で
は、この内部のトランジスタや抵抗等の各素子はチップ
上に均一に配列されるのではなく、回路設計上あるいは
パターンレイアウト上、孤立した素子が存在する。図６
に示す素子領域３−４はかかる孤立した素子領域であ
る。前述のようにシリコン酸化膜８は研磨によりその表
面が平坦化されるわけであるが、かかる研磨に対する抵
抗は、孤立した素子領域３−４上の方が当然の事ながら
他の素子領域３−１〜３−３が形成された部分よりも小
さい。このため、図６（ｂ）に示すように、シリコン酸
化膜８に対する研磨を、素子領域３−１〜３−３上のシ
リコン窒化膜４が表われた時点で停止しても、孤立した
素子領域３−４の一部が削られてしまい、その結果、表
面に凹凸が生じてしまう。
は、この内部のトランジスタや抵抗等の各素子はチップ
上に均一に配列されるのではなく、回路設計上あるいは
パターンレイアウト上、孤立した素子が存在する。図６
に示す素子領域３−４はかかる孤立した素子領域であ
る。前述のようにシリコン酸化膜８は研磨によりその表
面が平坦化されるわけであるが、かかる研磨に対する抵
抗は、孤立した素子領域３−４上の方が当然の事ながら
他の素子領域３−１〜３−３が形成された部分よりも小
さい。このため、図６（ｂ）に示すように、シリコン酸
化膜８に対する研磨を、素子領域３−１〜３−３上のシ
リコン窒化膜４が表われた時点で停止しても、孤立した
素子領域３−４の一部が削られてしまい、その結果、表
面に凹凸が生じてしまう。
【０００８】本発明の目的は、絶縁層上に絶縁分離され
て形成された複数の素子領域の各々の高さが実質的に同
等である半導体装置とその製造方法を提供することにあ
る。
て形成された複数の素子領域の各々の高さが実質的に同
等である半導体装置とその製造方法を提供することにあ
る。
【０００９】
【課題を解決するための手段】本発明による半導体装置
は、孤立素子領域のような島状半導体領域に近接して、
当該島状半導体領域よりも低い高さのダミー半導体領域
を絶縁層上に絶縁物内に埋め込んで形成したことを特徴
とする。
は、孤立素子領域のような島状半導体領域に近接して、
当該島状半導体領域よりも低い高さのダミー半導体領域
を絶縁層上に絶縁物内に埋め込んで形成したことを特徴
とする。
【００１０】本発明による製造方法は、絶縁層上の半導
体層を部分的に除去して、複数の島状半導体領域と各島
状半導体領域の高さよりも低い高さを有するダミー半導
体領域とを形成する工程と、これら島状半導体領域およ
びダミー半導体領域とを含んで全面に前記複数の島状半
導体領域の高さよりも高く絶縁物を堆積させる工程と、
前記絶縁物を前記複数の島状半導体領域の上面まで一様
に研磨する工程とを含むことを特徴とする。
体層を部分的に除去して、複数の島状半導体領域と各島
状半導体領域の高さよりも低い高さを有するダミー半導
体領域とを形成する工程と、これら島状半導体領域およ
びダミー半導体領域とを含んで全面に前記複数の島状半
導体領域の高さよりも高く絶縁物を堆積させる工程と、
前記絶縁物を前記複数の島状半導体領域の上面まで一様
に研磨する工程とを含むことを特徴とする。
【００１１】
【作用】かかるダミーの半導体領域の存在により、当該
領域分だけ素子分離用の絶縁物が高く形成されるので、
絶縁物の研磨に際し、孤立した素子領域上方の絶縁物の
研磨に対する抵抗は、大きくなり、その結果、研磨速度
は遅くなる。
領域分だけ素子分離用の絶縁物が高く形成されるので、
絶縁物の研磨に際し、孤立した素子領域上方の絶縁物の
研磨に対する抵抗は、大きくなり、その結果、研磨速度
は遅くなる。
【００１２】これにより孤立した素子領域の半導体層が
削られるのを防止することができる。
削られるのを防止することができる。
【００１３】ここで、ダミーとなる領域の高さは、各素
子領域の高さと等しくした場合でも前記研磨速度を遅く
することができる。しかしこの場合、以下のような問題
が生じる。すなわち、各素子領域に素子を形成し配線を
施して回路を作成した際、素子間配線と高くされたダミ
ー領域との間の絶縁物の厚さは必然的に薄くなり、その
分、配線と基板間の寄生容量は大きくなる。配線を伝送
される信号はかかる寄生容量に対して充放電を行いつつ
伝達されるため、前記容量が大きいと信号の伝送速度は
遅くなる。これは集積回路の高速化を考えた場合には致
命的な欠点となる。従って、本発明では前記欠点をも解
決すべく、前記ダミーとなる領域の高さは前記複数の素
子領域の高さよりも低くしている。これにより孤立した
素子領域を含む各半導体層の高さを実質的に同じにしつ
つ、すなわち表面の平坦性を保ちつつ、配線容量を十分
に小さくすることができる。
子領域の高さと等しくした場合でも前記研磨速度を遅く
することができる。しかしこの場合、以下のような問題
が生じる。すなわち、各素子領域に素子を形成し配線を
施して回路を作成した際、素子間配線と高くされたダミ
ー領域との間の絶縁物の厚さは必然的に薄くなり、その
分、配線と基板間の寄生容量は大きくなる。配線を伝送
される信号はかかる寄生容量に対して充放電を行いつつ
伝達されるため、前記容量が大きいと信号の伝送速度は
遅くなる。これは集積回路の高速化を考えた場合には致
命的な欠点となる。従って、本発明では前記欠点をも解
決すべく、前記ダミーとなる領域の高さは前記複数の素
子領域の高さよりも低くしている。これにより孤立した
素子領域を含む各半導体層の高さを実質的に同じにしつ
つ、すなわち表面の平坦性を保ちつつ、配線容量を十分
に小さくすることができる。
【００１４】
【実施例】以下、本発明の実施例につき図面を参照して
説明する。
説明する。
【００１５】本発明の第一の実施例による半導体装置と
その製造方法を図１および図２を用いて説明する。
その製造方法を図１および図２を用いて説明する。
【００１６】まず図１（ａ）に示すように、ＳＩＭＯＸ
により半導体基板としてのシリコン単結晶基板内部の所
定位置に酸素イオンを注入し熱処理することにより、絶
縁層としてのシリコン酸化膜２の両側にシリコン単結晶
１，３をそれぞれ有するＳＯＩ基板を用意する。そし
て、単結晶層３上にシリコン窒化膜４、多結晶シリコン
膜５、シリコン酸化膜６をＣＶＤ法により順次形成す
る。本構造をバイポーラ集積回路に応用する場合には、
シリコン単結晶３の厚さは約２μｍ、シリコン酸化膜２
の厚さは約０．３〜１．０μｍが適当であり、さらに本
実施例ではシリコン窒化膜４、多結晶シリコン膜５、シ
リコン酸化膜６の厚さは各々約１５０ｎｍ、約２５０ｎ
ｍ、約５００ｎｍとしている。なお、本実施例ではＳＩ
ＭＯＸ法を用いるので、シリコン単結晶３の厚さは通常
０．１〜０．２μｍ程度であり、したがって、エピタキ
シャル成長によりシリコン単結晶３を厚くしている。
により半導体基板としてのシリコン単結晶基板内部の所
定位置に酸素イオンを注入し熱処理することにより、絶
縁層としてのシリコン酸化膜２の両側にシリコン単結晶
１，３をそれぞれ有するＳＯＩ基板を用意する。そし
て、単結晶層３上にシリコン窒化膜４、多結晶シリコン
膜５、シリコン酸化膜６をＣＶＤ法により順次形成す
る。本構造をバイポーラ集積回路に応用する場合には、
シリコン単結晶３の厚さは約２μｍ、シリコン酸化膜２
の厚さは約０．３〜１．０μｍが適当であり、さらに本
実施例ではシリコン窒化膜４、多結晶シリコン膜５、シ
リコン酸化膜６の厚さは各々約１５０ｎｍ、約２５０ｎ
ｍ、約５００ｎｍとしている。なお、本実施例ではＳＩ
ＭＯＸ法を用いるので、シリコン単結晶３の厚さは通常
０．１〜０．２μｍ程度であり、したがって、エピタキ
シャル成長によりシリコン単結晶３を厚くしている。
【００１７】次に、図１（ｂ）に３６−１〜３６−４と
して示されるように、フォトリソグラフィー法を用いて
シリコン酸化膜６を選択的に除去する。かかる除去部分
のうち、３６−１，３６−２は、本発明に従って、孤立
素子領域の周囲に形成すべきダミー領域に対応する部分
とされる。さらに、本実施例では、孤立素子に対する平
坦化のみならず、素子領域が形成された部分における平
坦化も行ってチップ全体としての平坦化を実現するため
に、素子領域が形成されていない部分、すなわち素子領
域非存在領域にもダミー領域を形成すべく酸化膜６の一
部を除去している。
して示されるように、フォトリソグラフィー法を用いて
シリコン酸化膜６を選択的に除去する。かかる除去部分
のうち、３６−１，３６−２は、本発明に従って、孤立
素子領域の周囲に形成すべきダミー領域に対応する部分
とされる。さらに、本実施例では、孤立素子に対する平
坦化のみならず、素子領域が形成された部分における平
坦化も行ってチップ全体としての平坦化を実現するため
に、素子領域が形成されていない部分、すなわち素子領
域非存在領域にもダミー領域を形成すべく酸化膜６の一
部を除去している。
【００１８】すなわち、半導体集積回路装置では、初期
の目的、動作を果たす機能ブロックのレイアウト設計
上、素子領域非存在域が形成され得る。この素子領域非
存在域には、何ら素子領域が形成されないため、各素子
領域を分離するために堆積される絶縁物の研磨に対する
ストッパーが存在しない。従って研磨速度が速く、この
結果、素子領域非存在域の平面は素子領域存在域の平面
に対して低くなる。このため、回路間をむすぶ配線は平
面段差部分で薄くなり半導体集積回路の寿命を縮めるこ
とになる。よって、本実施例では、素子領域非存在域に
もダミー領域を形成する。ただし、素子領域非存在域に
単にダミー領域を設けたのでは、その上を通過する配線
の対基板間容量が増大する。したがって、ダミー領域を
分割して複数個設けている。しかも、各ダミー領域を、
前述の孤立素子領域とその周囲のダミー領域との関係の
ように、各素子領域と同じ高さのダミー領域とその周り
の高さの低いダミー領域とで構成している。図１（ｂ）
で示す酸化膜の除去部分３６−３，３６−４がかかる高
さの低いダミー領域に対応している。かかる構造の素子
領域非存在領域とのダミー構成により、その上を通過す
る配線の寄生容量はさらに低減される。
の目的、動作を果たす機能ブロックのレイアウト設計
上、素子領域非存在域が形成され得る。この素子領域非
存在域には、何ら素子領域が形成されないため、各素子
領域を分離するために堆積される絶縁物の研磨に対する
ストッパーが存在しない。従って研磨速度が速く、この
結果、素子領域非存在域の平面は素子領域存在域の平面
に対して低くなる。このため、回路間をむすぶ配線は平
面段差部分で薄くなり半導体集積回路の寿命を縮めるこ
とになる。よって、本実施例では、素子領域非存在域に
もダミー領域を形成する。ただし、素子領域非存在域に
単にダミー領域を設けたのでは、その上を通過する配線
の対基板間容量が増大する。したがって、ダミー領域を
分割して複数個設けている。しかも、各ダミー領域を、
前述の孤立素子領域とその周囲のダミー領域との関係の
ように、各素子領域と同じ高さのダミー領域とその周り
の高さの低いダミー領域とで構成している。図１（ｂ）
で示す酸化膜の除去部分３６−３，３６−４がかかる高
さの低いダミー領域に対応している。かかる構造の素子
領域非存在領域とのダミー構成により、その上を通過す
る配線の寄生容量はさらに低減される。
【００１９】次に、各ダミー領域および各素子領域毎に
シリコン単結晶層３を分離するために、図１（ｃ）に示
すように、シリコン酸化膜６、多結晶シリコン膜５、シ
リコン窒化膜４を、ドライエッチングにより順次選択的
にエッチング除去して分離領域７を作成する。
シリコン単結晶層３を分離するために、図１（ｃ）に示
すように、シリコン酸化膜６、多結晶シリコン膜５、シ
リコン窒化膜４を、ドライエッチングにより順次選択的
にエッチング除去して分離領域７を作成する。
【００２０】続いて、図１（ｄ）に示すように、分離領
域７のシリコン単結晶３を１．０μｍ程度エッチング除
去する。この時、シリコン酸化膜６はマスクの役割を
し、各素子領域および高いダミー領域の形成すべき単結
晶３の部分を保護する。一方、低いダミー領域の形成部
分のように酸化膜６がない部分の多結晶シリコン膜５は
分離領域７のシリコン単結晶３と同時にエッチングされ
る。
域７のシリコン単結晶３を１．０μｍ程度エッチング除
去する。この時、シリコン酸化膜６はマスクの役割を
し、各素子領域および高いダミー領域の形成すべき単結
晶３の部分を保護する。一方、低いダミー領域の形成部
分のように酸化膜６がない部分の多結晶シリコン膜５は
分離領域７のシリコン単結晶３と同時にエッチングされ
る。
【００２１】次に、図２（ａ）に示すように、低いダミ
ー領域上のシリコン窒化膜４をエッチング除去する。こ
の時、前記複数の素子領域の形成域とダミーＢ領域の形
成域のシリコン酸化膜６もエッチングされるが、シリコ
ン酸化膜６は厚く堆積しているため、膜のすべてが除去
されることはない。さらに、分離領域７においてシリコ
ン酸化膜２上までシリコン単結晶３をエッチング除去す
る。この時、ダミー領域１０−１，１１−２の形成域に
おけるシリコン単結晶３も同時に１．０μｍ程度エッチ
ング除去される。かくして、孤立素子領域９−４を含む
複数の素子領域９−１〜９−４、孤立素子領域９−４を
取り囲んでダミー領域１０−１、ならびに、素子領域９
と同一高さのダミー領域１１−１およびその周りの低い
ダミー領域１１−２からダミー領域１１が形成される。
ー領域上のシリコン窒化膜４をエッチング除去する。こ
の時、前記複数の素子領域の形成域とダミーＢ領域の形
成域のシリコン酸化膜６もエッチングされるが、シリコ
ン酸化膜６は厚く堆積しているため、膜のすべてが除去
されることはない。さらに、分離領域７においてシリコ
ン酸化膜２上までシリコン単結晶３をエッチング除去す
る。この時、ダミー領域１０−１，１１−２の形成域に
おけるシリコン単結晶３も同時に１．０μｍ程度エッチ
ング除去される。かくして、孤立素子領域９−４を含む
複数の素子領域９−１〜９−４、孤立素子領域９−４を
取り囲んでダミー領域１０−１、ならびに、素子領域９
と同一高さのダミー領域１１−１およびその周りの低い
ダミー領域１１−２からダミー領域１１が形成される。
【００２２】続いて、図２（ｂ）に示すように、残って
いるシリコン酸化膜６をエッチング除去し、多結晶シリ
コン膜５を露出させる。ここで、シリコン酸化膜２は熱
酸化法により作成されている。従って、ＣＶＤ法による
シリコン酸化膜６に比べ強く結合しているため硬く、エ
ッチング速度は約１／１０倍となる。ゆえにシリコン酸
化膜６をエッチング除去する際、分離領域７のシリコン
酸化膜２はほとんどエッチングされない。
いるシリコン酸化膜６をエッチング除去し、多結晶シリ
コン膜５を露出させる。ここで、シリコン酸化膜２は熱
酸化法により作成されている。従って、ＣＶＤ法による
シリコン酸化膜６に比べ強く結合しているため硬く、エ
ッチング速度は約１／１０倍となる。ゆえにシリコン酸
化膜６をエッチング除去する際、分離領域７のシリコン
酸化膜２はほとんどエッチングされない。
【００２３】次に、図２（ｃ）に示すように、シリコン
酸化膜８を全面に堆積させる。この厚さは、酸化膜２上
に直接堆積される酸化膜８の部分の高さが素子領域９の
高さよりも高くなるようにする。その後、図２（ｄ）に
示すように、シリコン酸化膜８を研磨することで表面を
平坦にする。研磨の方法は従来例と同一である。ここ
で、シリコン窒化膜４は研磨時におけるストッパーの役
割を果たす。また、この時、図２（ｃ）に示す各素子領
域９およびダミー領域１１−１上にある多結晶シリコン
膜５は、シリコン酸化膜８に比べ軟らかく、すなわち研
磨速度が速いため、シリコン酸化膜８の研磨時に同時に
研磨される。
酸化膜８を全面に堆積させる。この厚さは、酸化膜２上
に直接堆積される酸化膜８の部分の高さが素子領域９の
高さよりも高くなるようにする。その後、図２（ｄ）に
示すように、シリコン酸化膜８を研磨することで表面を
平坦にする。研磨の方法は従来例と同一である。ここ
で、シリコン窒化膜４は研磨時におけるストッパーの役
割を果たす。また、この時、図２（ｃ）に示す各素子領
域９およびダミー領域１１−１上にある多結晶シリコン
膜５は、シリコン酸化膜８に比べ軟らかく、すなわち研
磨速度が速いため、シリコン酸化膜８の研磨時に同時に
研磨される。
【００２４】かかる研磨工程において、孤立素子領域９
−４の周囲にはダミー領域１０−１が、素子領域非存在
域に設けたダミー領域１１におけるダミー領域部分１１
−１の周囲にはダミー領域部分１１−２がそれぞれ配置
されているので、従来例のようにダミーとなる領域のな
い場合に比べ、研磨における抵抗の不均一性を低減され
る。したがって孤立素子領域９−４の研磨は実質防止さ
れ、さらにダミー領域１１を設けたことによる表面の平
坦性が実現できる。したがって、シリコン窒化膜４を除
去して素子領域９に所定の不純物領域を形成してトラン
ジスタや抵抗等を形成し、配線を施し半導体集積回路を
作成した際、チップ全体にわたって表面の平坦性が保た
れているので、配線の枝技れや薄膜低下部分はなくな
る。しかも、各配線は対基板間容量は低減されており高
速動作も実現される。
−４の周囲にはダミー領域１０−１が、素子領域非存在
域に設けたダミー領域１１におけるダミー領域部分１１
−１の周囲にはダミー領域部分１１−２がそれぞれ配置
されているので、従来例のようにダミーとなる領域のな
い場合に比べ、研磨における抵抗の不均一性を低減され
る。したがって孤立素子領域９−４の研磨は実質防止さ
れ、さらにダミー領域１１を設けたことによる表面の平
坦性が実現できる。したがって、シリコン窒化膜４を除
去して素子領域９に所定の不純物領域を形成してトラン
ジスタや抵抗等を形成し、配線を施し半導体集積回路を
作成した際、チップ全体にわたって表面の平坦性が保た
れているので、配線の枝技れや薄膜低下部分はなくな
る。しかも、各配線は対基板間容量は低減されており高
速動作も実現される。
【００２５】次に、本発明の第二の実施例につき図３お
よび図４により説明する。本第二実施例は、各素子領域
間を分離するための絶縁物により、ある素子領域に形成
された二つ以上の不純物領域間の絶縁も行なうものであ
る。
よび図４により説明する。本第二実施例は、各素子領域
間を分離するための絶縁物により、ある素子領域に形成
された二つ以上の不純物領域間の絶縁も行なうものであ
る。
【００２６】すなわち、図３（ａ）に示すように、図１
（ａ）と同様にしてＳＯＩ基板を用意する。次にフォト
リソグラフィー法を用い、図３（ｂ）に示すようにシリ
コン酸化膜６の除去を選択的に行う。この選択除去部分
は素子領域非存在域におけるダミー領域と素子領域内に
おける絶縁分離部分とに対応している。なお、孤立素子
領域については省略している。
（ａ）と同様にしてＳＯＩ基板を用意する。次にフォト
リソグラフィー法を用い、図３（ｂ）に示すようにシリ
コン酸化膜６の除去を選択的に行う。この選択除去部分
は素子領域非存在域におけるダミー領域と素子領域内に
おける絶縁分離部分とに対応している。なお、孤立素子
領域については省略している。
【００２７】次に、各素子領域およびダミー領域の分離
のために、図３（ｃ）に示すように、シリコン酸化膜
６、多結晶シリコン膜５、シリコン窒化膜４を順次エッ
チング除去して分離領域７を形成する。
のために、図３（ｃ）に示すように、シリコン酸化膜
６、多結晶シリコン膜５、シリコン窒化膜４を順次エッ
チング除去して分離領域７を形成する。
【００２８】続いて、図３（ｄ）に示すように、分離領
域７のシリコン単結晶３を１．０μｍ程度エッチング除
去する。この時、シリコン酸化膜６はマスクの役割をし
ている。また、所定素子領域内における絶縁分離部分上
の多結晶シリコン膜５も除去される。
域７のシリコン単結晶３を１．０μｍ程度エッチング除
去する。この時、シリコン酸化膜６はマスクの役割をし
ている。また、所定素子領域内における絶縁分離部分上
の多結晶シリコン膜５も除去される。
【００２９】次に、図４（ａ）に示すように、シリコン
窒化膜４を選択的にエッチング除去する。この時、前記
複数の素子領域の形成域とダミー領域１１−１の形成域
におけるシリコン酸化膜６もエッチングされるが、シリ
コン酸化膜６は厚く堆積させているため、膜のすべては
除去されない。さらに、分離領域７においてシリコン酸
化膜２上までシリコン単結晶３をエッチング除去する。
かくして、互いに分離された素子領域１４−１，１４−
２とダミー領域１１を構成する二つの領域部１１−１，
１１−２とが形成される。また、素子領域１４−２にお
いてはその一部が１．０μｍ程度エッチング除去され
る。
窒化膜４を選択的にエッチング除去する。この時、前記
複数の素子領域の形成域とダミー領域１１−１の形成域
におけるシリコン酸化膜６もエッチングされるが、シリ
コン酸化膜６は厚く堆積させているため、膜のすべては
除去されない。さらに、分離領域７においてシリコン酸
化膜２上までシリコン単結晶３をエッチング除去する。
かくして、互いに分離された素子領域１４−１，１４−
２とダミー領域１１を構成する二つの領域部１１−１，
１１−２とが形成される。また、素子領域１４−２にお
いてはその一部が１．０μｍ程度エッチング除去され
る。
【００３０】続いて、図４（ｂ）に示すように、残った
シリコン酸化膜６をエッチング除去し、多結晶シリコン
膜５を露出させる。
シリコン酸化膜６をエッチング除去し、多結晶シリコン
膜５を露出させる。
【００３１】次に、図４（ｃ）に示すように、シリコン
酸化膜８を全面に各素子領域１４の高さ以上に堆積さ
せ、その後、図４（ｄ）に示すように、シリコン酸化膜
８を研磨することで表面を平坦にする。ここで、シリコ
ン窒化膜４は研磨時におけるストッパーの役割を果た
す。その後、シリコン窒化膜４をウェットエッチングに
より除去後、目的に応じて前記複数の素子領域に不純物
注入、配線等を施し、半導体集積回路を構成する。
酸化膜８を全面に各素子領域１４の高さ以上に堆積さ
せ、その後、図４（ｄ）に示すように、シリコン酸化膜
８を研磨することで表面を平坦にする。ここで、シリコ
ン窒化膜４は研磨時におけるストッパーの役割を果た
す。その後、シリコン窒化膜４をウェットエッチングに
より除去後、目的に応じて前記複数の素子領域に不純物
注入、配線等を施し、半導体集積回路を構成する。
【００３２】本実施例においても、前実施例と同じく、
研磨表面の平坦化と前記半導体集積回路作成後の配線対
基板間容量の低減に効果を有する。
研磨表面の平坦化と前記半導体集積回路作成後の配線対
基板間容量の低減に効果を有する。
【００３３】しかも、素子領域１４−２の一部に埋め込
んで形成した絶縁物部分５０を、当該素子領域１４−２
に形成する素子の各領域間の絶縁に利用することができ
る。すなわち、図５に示すように、素子領域１４−２を
バイポーラトランジスタのコレクタ領域として利用し、
フォトリソグラフィー法および絶縁物８と５０をマスク
にしてイオン注入によりｐ型ベース領域１９を形成す
る。アニーリングの後、フォトリソグラフィー法により
多結晶シリコンによるベース電極１７を形成する。次い
で絶縁膜としてのシリコン酸化膜１６を形成し、フォト
リソグラフィー法を用いてエミッタ形成部、ベース電極
コンタクト部およびコレクタコンタクト部のシリコン酸
化膜を除去する。続いてエミッタ形成部２１にｎ型の多
結晶シリコン層２４を形成し、熱拡散によりｎ型エミッ
タ領域１８を形成する。その後、電極配線としてアルミ
ニウムによりエミッタ、ベース、コレクタ配線２０を行
う。
んで形成した絶縁物部分５０を、当該素子領域１４−２
に形成する素子の各領域間の絶縁に利用することができ
る。すなわち、図５に示すように、素子領域１４−２を
バイポーラトランジスタのコレクタ領域として利用し、
フォトリソグラフィー法および絶縁物８と５０をマスク
にしてイオン注入によりｐ型ベース領域１９を形成す
る。アニーリングの後、フォトリソグラフィー法により
多結晶シリコンによるベース電極１７を形成する。次い
で絶縁膜としてのシリコン酸化膜１６を形成し、フォト
リソグラフィー法を用いてエミッタ形成部、ベース電極
コンタクト部およびコレクタコンタクト部のシリコン酸
化膜を除去する。続いてエミッタ形成部２１にｎ型の多
結晶シリコン層２４を形成し、熱拡散によりｎ型エミッ
タ領域１８を形成する。その後、電極配線としてアルミ
ニウムによりエミッタ、ベース、コレクタ配線２０を行
う。
【００３４】以上の工程で作成されたバイポーラトラン
ジスタは、ベース電極１７下にシリコン酸化膜８を有す
ることにより、ベース電極のコレクタに対する容量が低
減される。すなわち、絶縁物５０によりベース領域の絶
縁およびベース電極の絶縁を行っている。
ジスタは、ベース電極１７下にシリコン酸化膜８を有す
ることにより、ベース電極のコレクタに対する容量が低
減される。すなわち、絶縁物５０によりベース領域の絶
縁およびベース電極の絶縁を行っている。
【００３５】以上の実施例において、各絶縁物、絶縁膜
は適宜適切な材質なものが得られる。また、例えば図１
で、同図（ｃ）のように酸化膜６を一度にパターニング
し、その後、ダミー部上の酸化膜６を除去してもよい。
また、高さの低いダミー領域は孤立素子領域や通常高さ
のダミー領域の周囲を取り囲むように形成することが最
適であるが、部分的に形成してもよい。
は適宜適切な材質なものが得られる。また、例えば図１
で、同図（ｃ）のように酸化膜６を一度にパターニング
し、その後、ダミー部上の酸化膜６を除去してもよい。
また、高さの低いダミー領域は孤立素子領域や通常高さ
のダミー領域の周囲を取り囲むように形成することが最
適であるが、部分的に形成してもよい。
【００３６】
【発明の効果】以上のとおり、本発明によれば、絶縁層
上に形成された多数の素子領域およびこれらの間の絶縁
物の表面を実質的に平坦にでき、これによって、配線の
断線が防止される。しかも、ダミー領域の形成における
配線の対基板間容量の増加を抑圧して高速動作を可能と
することができる。
上に形成された多数の素子領域およびこれらの間の絶縁
物の表面を実質的に平坦にでき、これによって、配線の
断線が防止される。しかも、ダミー領域の形成における
配線の対基板間容量の増加を抑圧して高速動作を可能と
することができる。
【図１】本発明の第一の実施例による半導体装置および
その製造方法の一部を示す工程断面図。
その製造方法の一部を示す工程断面図。
【図２】本発明の第一の実施例による半導体装置および
その製造方法の他の一部を示す工程断面図。
その製造方法の他の一部を示す工程断面図。
【図３】本発明の第二の実施例による半導体装置および
その製造方法の一部を示す工程断面図。
その製造方法の一部を示す工程断面図。
【図４】本発明の第二の実施例による製造方法の他の一
部を示す工程断面図。
部を示す工程断面図。
【図５】本発明の第二の実施例の応用を示す断面図。
【図６】従来例を示す断面図。
１ シリコン単結晶層 ２ シリコン酸化膜（熱酸化法） ３ シリコン単結晶層 ３−１〜３−４ 素子領域 ４ シリコン窒化膜 ５ 多結晶シリコン膜 ６ シリコン酸化膜（ＣＶＤ法） ７ 分離領域 ８ シリコン酸化膜（ＣＶＤ法） ９−１〜９−４ 素子領域 １０−１ ダミー領域 １１ ダミー領域 １１−１ 素子領域と同一の高さのダミー領域 １１−２ 素子領域よりも低い高さのダミー領域 １４−１〜１４−２ 素子領域 １６ シリコン酸化膜 １７ 多結晶シリコン １８ ｎ型領域 １９ ｐ型領域 ２０ アルミニウム配線 ２１ エミッタ部 ２２ ベース部 ２３ コレクタ部 ２４ ｎ型多結晶シリコン ２５ 絶縁層 ５０ 絶縁物
Claims (5)
- 【請求項１】 絶縁層上に設けられ、絶縁物により互い
に絶縁分離された複数の島状半導体領域を有し、前記複
数の島状半導体領域のそれぞれに素子が形成された半導
体装置において、少なくとも一つの前記島状半導体領域
に近接して、当該島状半導体領域よりも低い高さのダミ
ー半導体領域が、前記絶縁層上に、前記絶縁物内に埋め
込まれて形成されていることを特徴とする半導体装置。 - 【請求項２】 絶縁層上に設けられ、絶縁物により互い
に絶縁分離された複数の島状半導体領域を有し、前記複
数の島状半導体領域のそれぞれに素子が形成された半導
体装置において、前記絶縁層上に前記島状半導体領域と
ほぼ等しい高さの第一のダミー半導体領域が、前記複数
の島状半導体領域から前記絶縁物により互いに絶縁分離
されて形成されており、かつ、前記第一のダミー半導体
領域に近接して、前記第一のダミー半導体領域よりも低
い高さの第二のダミー半導体領域が、前記絶縁層上に、
前記絶縁物内に埋め込まれて形成されていることを特徴
とする半導体装置。 - 【請求項３】 絶縁層上の半導体層を部分的に除去し
て、複数の島状半導体領域と前記島状半導体領域よりも
低い高さのダミー半導体領域とを形成する工程と、これ
ら島状半導体領域およびダミー半導体領域を覆って全面
に堆積させる工程と、前記絶縁物を前記複数の島状半導
体領域の上面近傍まで研磨する工程とを含むことを特徴
とする半導体装置の製造方法。 - 【請求項４】 絶縁層上の半導体層を部分的に除去し
て、複数の島状半導体領域、前記島状半導体領域とほぼ
等しい高さの第一のダミー半導体領域および前記島状半
導体領域よりも低い高さの第二のダミー半導体領域を形
成する工程と、前記複数の島状半導体領域および前記第
一および第二のダミー半導体領域を含んで全面に前記複
数の島状半導体領域の高さよりも高く絶縁物を堆積させ
る工程と、前記絶縁物を前記複数の島状半導体領域の上
面近傍まで研磨する工程とを含むことを特徴とする半導
体装置の製造方法。 - 【請求項５】 絶縁層上の半導体層を部分的に除去し
て、複数の島状半導体領域と形成するとともに少なくと
も一つの島状半導体領域の一部分に溝を形成する工程
と、前記複数の島状半導体領域を含む前記絶縁層上の全
面に前記複数の島状半導体領域の高さよりも高く絶縁物
を堆積させる工程と、前記絶縁物を前記複数の島状半導
体領域の上面近傍まで前記全面に対して研磨する工程と
を含み、前記複数の島状半導体領域の間および前記溝を
絶縁物で埋めることを特徴とする半導体装置の製造方
法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6215924A JP3006425B2 (ja) | 1994-09-09 | 1994-09-09 | 半導体装置及びその製造方法 |
| US08/526,177 US5587612A (en) | 1994-09-09 | 1995-09-11 | Semiconductor device having semiconductor active and dummy regions with the dummy regions lower in height than the active regions |
| US08/711,926 US5633190A (en) | 1994-09-09 | 1996-09-11 | Semiconductor device and method for making the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6215924A JP3006425B2 (ja) | 1994-09-09 | 1994-09-09 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0883837A true JPH0883837A (ja) | 1996-03-26 |
| JP3006425B2 JP3006425B2 (ja) | 2000-02-07 |
Family
ID=16680522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6215924A Expired - Lifetime JP3006425B2 (ja) | 1994-09-09 | 1994-09-09 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5587612A (ja) |
| JP (1) | JP3006425B2 (ja) |
Cited By (1)
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| US6239023B1 (en) | 1999-05-27 | 2001-05-29 | Taiwan Semiconductor Manufacturing Company | Method to reduce the damages of copper lines |
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1994
- 1994-09-09 JP JP6215924A patent/JP3006425B2/ja not_active Expired - Lifetime
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1995
- 1995-09-11 US US08/526,177 patent/US5587612A/en not_active Expired - Fee Related
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|---|---|---|---|---|
| JPS6174364A (ja) * | 1984-09-19 | 1986-04-16 | Nec Corp | 半導体装置およびその製造方法 |
| JPS6480075A (en) * | 1987-09-21 | 1989-03-24 | Nec Corp | Bipolar type integrated circuit |
| JPH04277650A (ja) * | 1991-03-06 | 1992-10-02 | Nec Corp | 半導体装置の製造方法 |
| JPH05315441A (ja) * | 1992-01-30 | 1993-11-26 | Sony Corp | ポリッシュ工程を備えた半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6448630B1 (en) | 1998-10-15 | 2002-09-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device comprising a polish preventing pattern |
Also Published As
| Publication number | Publication date |
|---|---|
| US5587612A (en) | 1996-12-24 |
| US5633190A (en) | 1997-05-27 |
| JP3006425B2 (ja) | 2000-02-07 |
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