JPS6039919A - 論理回路装置 - Google Patents
論理回路装置Info
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- JPS6039919A JPS6039919A JP59147064A JP14706484A JPS6039919A JP S6039919 A JPS6039919 A JP S6039919A JP 59147064 A JP59147064 A JP 59147064A JP 14706484 A JP14706484 A JP 14706484A JP S6039919 A JPS6039919 A JP S6039919A
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- Japan
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- bfl
- logic circuit
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- mesfet
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- 230000008878 coupling Effects 0.000 claims description 16
- 238000010168 coupling process Methods 0.000 claims description 16
- 238000005859 coupling reaction Methods 0.000 claims description 16
- 238000010586 diagram Methods 0.000 description 5
- 230000000903 blocking effect Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0952—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using Schottky type FET MESFET
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018535—Interface arrangements of Schottky barrier type [MESFET]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ＢＦＬ技術によって構成された１つまたは複
数のＧａＡｓ−ＭＥＳＦＥＴ論理回路を備えた論理回路
装置に関する。その場合このＧａ４５−ＭＥＳＦＥＴ論
理回路は、それぞれのＢＦＬ論理回路分岐およびそれに
後置接続されたＢＦＬノζツファ分岐から成るＢＦＬ結
合素子を有している。
数のＧａＡｓ−ＭＥＳＦＥＴ論理回路を備えた論理回路
装置に関する。その場合このＧａ４５−ＭＥＳＦＥＴ論
理回路は、それぞれのＢＦＬ論理回路分岐およびそれに
後置接続されたＢＦＬノζツファ分岐から成るＢＦＬ結
合素子を有している。
従来技術
集積化デジタル回路の分野では、従来のデジタル技術に
よる回路概念から出発して、種々の回路技術が発展して
きた。これは、集積回路の特性や性能に特にあてはまる
。このような回路技術の１つに、久しく用゛いもれてい
るＥＣＬ技術がある（ Ｈａｒｔｍｕｔ、Ｄｕｃｋ、Ｊ
ｅｎｉｋ ； ［Ａｕｆｂａｕ ｕｎｄＡｎｗｅｎｄｕ
ｎｇ ｉｎｔｅｇｒｉｅｒｔｅｒ’Ｈａｌｂｌｅｉｔｅ
ｒＳＣｈａｌｔｕｎｇＪＳｉｅｍｅｎｓ−８ｏｎｄｅｒ
ｄｒｕｃｋ、Ｂｅ５ｔ、−Ｎｒ、 ２−６３００−２６
２参照）。
よる回路概念から出発して、種々の回路技術が発展して
きた。これは、集積回路の特性や性能に特にあてはまる
。このような回路技術の１つに、久しく用゛いもれてい
るＥＣＬ技術がある（ Ｈａｒｔｍｕｔ、Ｄｕｃｋ、Ｊ
ｅｎｉｋ ； ［Ａｕｆｂａｕ ｕｎｄＡｎｗｅｎｄｕ
ｎｇ ｉｎｔｅｇｒｉｅｒｔｅｒ’Ｈａｌｂｌｅｉｔｅ
ｒＳＣｈａｌｔｕｎｇＪＳｉｅｍｅｎｓ−８ｏｎｄｅｒ
ｄｒｕｃｋ、Ｂｅ５ｔ、−Ｎｒ、 ２−６３００−２６
２参照）。
今日の半導体技術は、ＧａＡｓ金属半導体電界効果トラ
ンジスタ、いわゆるＭＥＳＦＥＴを有する集積化論理回
路にまで達している。この場合ＣａＡｓ−ＭＥＳＦＥＴ
回路技術は、原理的に次の４つに分けられる（ ［ＩＥ
ＥＥ Ｊｏｕｒｎａｌ ｏｆ ５ｏｌｉｄ−３ｔａｔｅ
ＣｉｒｃｕｉｔＳ Ｊ Ｖｏｌ、５Ｃ−１７，４３１９
８２年６月。
ンジスタ、いわゆるＭＥＳＦＥＴを有する集積化論理回
路にまで達している。この場合ＣａＡｓ−ＭＥＳＦＥＴ
回路技術は、原理的に次の４つに分けられる（ ［ＩＥ
ＥＥ Ｊｏｕｒｎａｌ ｏｆ ５ｏｌｉｄ−３ｔａｔｅ
ＣｉｒｃｕｉｔＳ Ｊ Ｖｏｌ、５Ｃ−１７，４３１９
８２年６月。
第５６９頁〜５８４頁、特に５７３頁参照）。
１） ＢＦＬ （Ｂｕｆｆｅｒｅｄ ＦＥＴ ’Ｌｏｇ
ｉｃ）技術２） ５ＤＦＬ （５ｃｈｏｔｔｋｙ Ｄｉ
ｏｄｅ ＦＥＴ Ｌｏｇｉｃ）技術３） ＤＣＦＬ （
Ｄｌｒｅｃｔ Ｃｏｕｐｌｅｄ ＦＥＴ Ｌｏｇｉｃ）
技術４） ＬＰＦＬ （Ｌｏｗ Ｐｉｎｃｈｏｆｆ−Ｖ
ｏｌｔａｇｅ ＦＥＴ Ｌｏｇｉｃ）技術 このうち最後の２つのＧａＡｓ−ＭＥＳＦＥＴ回路技術
では、エンハンスメント形トランジスタが設けられる。
ｉｃ）技術２） ５ＤＦＬ （５ｃｈｏｔｔｋｙ Ｄｉ
ｏｄｅ ＦＥＴ Ｌｏｇｉｃ）技術３） ＤＣＦＬ （
Ｄｌｒｅｃｔ Ｃｏｕｐｌｅｄ ＦＥＴ Ｌｏｇｉｃ）
技術４） ＬＰＦＬ （Ｌｏｗ Ｐｉｎｃｈｏｆｆ−Ｖ
ｏｌｔａｇｅ ＦＥＴ Ｌｏｇｉｃ）技術 このうち最後の２つのＧａＡｓ−ＭＥＳＦＥＴ回路技術
では、エンハンスメント形トランジスタが設けられる。
このトランジスタは、ゲート電圧が加わらなければ導通
せず、ゲート電圧によってチャネルが形成される。また
始めの２つのＧａＡｓ−ＭＥＳＦＥＴ回路技術では、デ
プレッション形トランジスタが用いられる。デプレッシ
ョン形トランジスタは、チャネル領域が相応にドーピン
グされているので、ゲート電圧が無くとも導通し、ゲー
ト電圧が加わると阻止される。またデプレッション形ト
ランジスタは、阻止電圧を発生するために付加的な給電
電圧を必要とし、その結合素子は原理的に２段階の構造
になっている。
せず、ゲート電圧によってチャネルが形成される。また
始めの２つのＧａＡｓ−ＭＥＳＦＥＴ回路技術では、デ
プレッション形トランジスタが用いられる。デプレッシ
ョン形トランジスタは、チャネル領域が相応にドーピン
グされているので、ゲート電圧が無くとも導通し、ゲー
ト電圧が加わると阻止される。またデプレッション形ト
ランジスタは、阻止電圧を発生するために付加的な給電
電圧を必要とし、その結合素子は原理的に２段階の構造
になっている。
つまりＢＦＬ結合素子は、本来の論理回路分岐と、それ
に後置接続された・々ツファ分岐から成っている。との
回路技術にもそれなりの利点がある。
に後置接続された・々ツファ分岐から成っている。との
回路技術にもそれなりの利点がある。
例えばＢＦＬ技術では、損失電力が比較的大ぎいが極め
て速いスイツチンダ速度が得られる。
て速いスイツチンダ速度が得られる。
発明の解決すべき問題点
集積密度がまだ低いところから見て、損失電力を減少さ
せるには次のようにするのが望ましい。つまり、信号レ
ベルの相違およびレベル偏差を克服して、ＢＣＬ論理回
路と”ＣＬ（ＥｍｉｉｔｅｒＣｏｕｐｌｅｄ Ｌｏｇｉ
ｃ ）素子を組合わせるのである。
せるには次のようにするのが望ましい。つまり、信号レ
ベルの相違およびレベル偏差を克服して、ＢＣＬ論理回
路と”ＣＬ（ＥｍｉｉｔｅｒＣｏｕｐｌｅｄ Ｌｏｇｉ
ｃ ）素子を組合わせるのである。
本発明の課題は、そのための解決策を提供することであ
る。
る。
本発明によれば、この課題は次のようにして解決される
。すなわち、ＢＦＬ論理回路をＥＣＬ技術に基いて構成
された論理回路と接続するために、ＢＦＬ結合素子の、
Ｓツファ分岐の出力側から成るＢＦＬ論理回路の出力側
を、一方では、ＢＦＬ論理回路分岐を介して、ＭＥＳＦ
ＥＴプッシュプル段の１つのアームにある入力側と接続
し、他方で、他のアームにある相応の結合入力側と直接
に接続し、またＭＥＳＦＥＴプッシュプル段をＥＣＬ論
理回路の入力側に前置接続するのである。
。すなわち、ＢＦＬ論理回路をＥＣＬ技術に基いて構成
された論理回路と接続するために、ＢＦＬ結合素子の、
Ｓツファ分岐の出力側から成るＢＦＬ論理回路の出力側
を、一方では、ＢＦＬ論理回路分岐を介して、ＭＥＳＦ
ＥＴプッシュプル段の１つのアームにある入力側と接続
し、他方で、他のアームにある相応の結合入力側と直接
に接続し、またＭＥＳＦＥＴプッシュプル段をＥＣＬ論
理回路の入力側に前置接続するのである。
実施例
次に図面を参照しながら実施例について本発明の詳細な
説明する。
説明する。
第２図は、公知のＢＦＬ技術を説明するために、この技
術によって構成された２人力変数用のＮＯＲゲートを示
している。このＮＯＲゲートは２つの分岐から成ってい
る。そのうちの１つは、２つのＭＥＳＦＥＴ入力トラン
ジスタと、それらに共通のＭＥＳＦＥＴ負荷トランジス
タとを有する本来の論理回路分岐しである。この場合、
２つの入力トランジスタの制御電極には入力変数が印加
され、またその主電極を介して相互に並列接続されてい
る。もう１つの分岐は、論理回路分岐りに後置接続され
た・ζツファ分岐Ｂである。
術によって構成された２人力変数用のＮＯＲゲートを示
している。このＮＯＲゲートは２つの分岐から成ってい
る。そのうちの１つは、２つのＭＥＳＦＥＴ入力トラン
ジスタと、それらに共通のＭＥＳＦＥＴ負荷トランジス
タとを有する本来の論理回路分岐しである。この場合、
２つの入力トランジスタの制御電極には入力変数が印加
され、またその主電極を介して相互に並列接続されてい
る。もう１つの分岐は、論理回路分岐りに後置接続され
た・ζツファ分岐Ｂである。
このノ々ツファ分岐Ｂは、１つのＭＥＳＦＥＴ トラン
ジスタ、２つのダイオード、ソースホロワとして接続さ
れ論理分岐りによって制御される別のＭＥＳＦＥＴ 、
の直列接続から成っている。この場合、ノ々ソファ分岐
（ドライバ段）Ｂはソース給電電圧ヤ。８とドレイン給
電電圧ＶＤＤとの間に配置され、ｖＤＤは論理回路分岐
りにも印加されている。論理回路分岐し０２つの入力ト
ランジスタのソース電極には、補助給電電圧ｖＨＨが加
わっている。ただしこの電圧は接地電位としてもよい。
ジスタ、２つのダイオード、ソースホロワとして接続さ
れ論理分岐りによって制御される別のＭＥＳＦＥＴ 、
の直列接続から成っている。この場合、ノ々ソファ分岐
（ドライバ段）Ｂはソース給電電圧ヤ。８とドレイン給
電電圧ＶＤＤとの間に配置され、ｖＤＤは論理回路分岐
りにも印加されている。論理回路分岐し０２つの入力ト
ランジスタのソース電極には、補助給電電圧ｖＨＨが加
わっている。ただしこの電圧は接地電位としてもよい。
ＮＯＲゲートの２つの入力側ｅ ｌ 、ｅ２に、切換変
数の値０に相応する阻止電圧（Ｌレベル）が印加された
時にのみ、論理回路分岐しによって制御されるバッファ
分岐Ｂのトランジスタが導通し、切換変数の値１に相応
する出力電圧（Ｈレベル）がＮＯＲゲートの出力側ａＫ
生じる。
数の値０に相応する阻止電圧（Ｌレベル）が印加された
時にのみ、論理回路分岐しによって制御されるバッファ
分岐Ｂのトランジスタが導通し、切換変数の値１に相応
する出力電圧（Ｈレベル）がＮＯＲゲートの出力側ａＫ
生じる。
第３図は、公知のＥＣＬ技術により構成された２人力変
数用のＮＯＲゲートである。このＮＯＲゲートはエミッ
タ結合された差動増幅器を有し、その１つの分岐は、２
つの入力変数が加わる２つのＯＲ結合トランジスタを有
している。その切換電圧は、他の分岐にあるトランジス
タのベース電極において、小さな内部抵抗を有するエミ
ッタホロワを介して、分圧器から加わる基準電圧によっ
て定められる。結合トランジスタのコレクタに生じる信
号レベルは、エミッタホロワによって入力信号のレベル
へ戻される。
数用のＮＯＲゲートである。このＮＯＲゲートはエミッ
タ結合された差動増幅器を有し、その１つの分岐は、２
つの入力変数が加わる２つのＯＲ結合トランジスタを有
している。その切換電圧は、他の分岐にあるトランジス
タのベース電極において、小さな内部抵抗を有するエミ
ッタホロワを介して、分圧器から加わる基準電圧によっ
て定められる。結合トランジスタのコレクタに生じる信
号レベルは、エミッタホロワによって入力信号のレベル
へ戻される。
周知のように、第３図のＮＯＲゲートでも、切換変数の
値Ｏに相応する阻止電圧（Ｌレベル）が２つの入力側ｅ
ｌ、ｅ２に印加された時にのみ、切換変数の値１に相応
する出力電圧（Ｈレベル）が出力側ａに現われる。
値Ｏに相応する阻止電圧（Ｌレベル）が２つの入力側ｅ
ｌ、ｅ２に印加された時にのみ、切換変数の値１に相応
する出力電圧（Ｈレベル）が出力側ａに現われる。
ＢＦＬ論理回路およびＥＣＬ論理回路のしレベルないし
Ｈレベルは相互に一致していないので、ＥＣＬ論理回路
とＢＦＬ論理回路を直接接続ずろことはできない。ＥＣ
Ｌ技術に基く論理回路とＢＦＬ技術に基く論理回路を接
続するには、１つないし複数の次のようなＧａＡｓ−Ｍ
ＥＳＦＥＴ論理回路が必要である。すなわちこの論理回
路は、それぞれのＢＦＬ論理回路分岐およびそれ゛に後
置接続されたＢＦＬバッファ分岐から成るＢＦＬ結合素
子を有している。第１図は、この論理回路によって、ど
のようにＥＣＬ論理回路とＢＦＬ論理回路を接続するか
を示している。
Ｈレベルは相互に一致していないので、ＥＣＬ論理回路
とＢＦＬ論理回路を直接接続ずろことはできない。ＥＣ
Ｌ技術に基く論理回路とＢＦＬ技術に基く論理回路を接
続するには、１つないし複数の次のようなＧａＡｓ−Ｍ
ＥＳＦＥＴ論理回路が必要である。すなわちこの論理回
路は、それぞれのＢＦＬ論理回路分岐およびそれ゛に後
置接続されたＢＦＬバッファ分岐から成るＢＦＬ結合素
子を有している。第１図は、この論理回路によって、ど
のようにＥＣＬ論理回路とＢＦＬ論理回路を接続するか
を示している。
第１図では、ＢＦＬ否定素子■から成るＢＦＬ論理回路
分岐が、詳細には示していないＢＦＬ論理回路ＢＦＬの
出力側ｂｆｌに後置接続されている。
分岐が、詳細には示していないＢＦＬ論理回路ＢＦＬの
出力側ｂｆｌに後置接続されている。
出力側ｂｆｌは、ＢＦＬ結合素子のバッファ分岐Ｂの出
力側から成っている。ＢＦＬ論理回路ＢＦＬの、出力側
ｂｆｌは、一方ではＢＦＬ論理論理回路分岐弁して、ブ
ツシュゾル駆動されるＧａＡｓ−ＭＥＳＦＥＴＰライ・
ミ段（ブツシュゾル段） ＰＰの入力側ｑと接続され、
他方では、ドライ・′！段の別の入力側ガと直接に接続
されている。ここでＧａＡｓ−ＭＥＳ Ｆ ′ＦＪＴ
ドライバ段ＰＰは、ドレイン結合電圧ｖＤＤと補助電圧
ｖＨＨ／どの間に接続されており、同じく詳細に示さな
いＥＣＬ論理回路ＥＣＬの入力側ｅｃｌに前置接続され
ている。プッシュプル段ＢＰの下側のトランジスタが導
通し、上側のトランジスタが完全には阻止されていない
場合、ブツシュゾル段ＰＰの出力側でその出力レベルが
変動することがある。この時、補助電圧■ＨＨ７とＭＥ
ＳＦＥＴのチャネル幅を相応に選定すれば、ｇｃＬ技術
に適合した信号レベルが生じる。その場合、プッシュプ
ル段ＰＰの出力側における電流の大きさとスイッチング
速度は、２つのトランジスタのチャネル幅を変化させて
チャネル幅の比を一定に維持することで、ＥＣＬ回路Ｅ
ＣＬに整合させることができる。従って１．ブツシュゾ
ル段ＰＰを同時にドライバ段としても使用できる。
力側から成っている。ＢＦＬ論理回路ＢＦＬの、出力側
ｂｆｌは、一方ではＢＦＬ論理論理回路分岐弁して、ブ
ツシュゾル駆動されるＧａＡｓ−ＭＥＳＦＥＴＰライ・
ミ段（ブツシュゾル段） ＰＰの入力側ｑと接続され、
他方では、ドライ・′！段の別の入力側ガと直接に接続
されている。ここでＧａＡｓ−ＭＥＳ Ｆ ′ＦＪＴ
ドライバ段ＰＰは、ドレイン結合電圧ｖＤＤと補助電圧
ｖＨＨ／どの間に接続されており、同じく詳細に示さな
いＥＣＬ論理回路ＥＣＬの入力側ｅｃｌに前置接続され
ている。プッシュプル段ＢＰの下側のトランジスタが導
通し、上側のトランジスタが完全には阻止されていない
場合、ブツシュゾル段ＰＰの出力側でその出力レベルが
変動することがある。この時、補助電圧■ＨＨ７とＭＥ
ＳＦＥＴのチャネル幅を相応に選定すれば、ｇｃＬ技術
に適合した信号レベルが生じる。その場合、プッシュプ
ル段ＰＰの出力側における電流の大きさとスイッチング
速度は、２つのトランジスタのチャネル幅を変化させて
チャネル幅の比を一定に維持することで、ＥＣＬ回路Ｅ
ＣＬに整合させることができる。従って１．ブツシュゾ
ル段ＰＰを同時にドライバ段としても使用できる。
以上のようにして、ＢＦＬ論理回路とＥＣＬ論理回路を
良好に共働をせることかできる。ただし、本発明の理解
に必要ないので、その動作については詳述しない。
良好に共働をせることかできる。ただし、本発明の理解
に必要ないので、その動作については詳述しない。
これとは別に、第１図では、ＢＦＬ論理回路の出力・ぐ
ツファ分岐Ｂに後置接続されたＢＦＬ論理回路分岐がＢ
ＦＬ否定素子分岐分岐ら成っているけれども、若干変形
して、ＢＦＬ論理回路で通例結合される複数の入力変数
用のＢＦＬ論理回路分岐から構成してもよい。これに相
応して、プッシュプル段ＰＰの一方の入力側４は１つで
はなく複数となる。これらの入力側は、上述した複数犯
人力変数用の相応の結合回路と接続さ）する。
ツファ分岐Ｂに後置接続されたＢＦＬ論理回路分岐がＢ
ＦＬ否定素子分岐分岐ら成っているけれども、若干変形
して、ＢＦＬ論理回路で通例結合される複数の入力変数
用のＢＦＬ論理回路分岐から構成してもよい。これに相
応して、プッシュプル段ＰＰの一方の入力側４は１つで
はなく複数となる。これらの入力側は、上述した複数犯
人力変数用の相応の結合回路と接続さ）する。
これらの結合回路は、補助電圧源ｖＨＨとブツシュゾル
段ＰＰの出力側との間に配置され、複数のＭＥＳＦＥＴ
）ランジスタから構成される。
段ＰＰの出力側との間に配置され、複数のＭＥＳＦＥＴ
）ランジスタから構成される。
第４図は、２つの入力変数ｂｆｌ’とｂＨ“をＮＯＲ結
合するための実施例である。この実施例では、ＢＦＬ論
理論理回路分岐上びプッシュプル段ｐｐの両方において
、２つのＭＥＳＦＥＴ トランジスタの並列接続によっ
てＮＯＲ結合が行なわれる。また、例えばＮＡＮＤ結合
を行なうためには、第３図のようにＭＥＳＦＥＴ トラ
ンジスタを並列接続するのではなく、相応に直列接続す
ればよい。
合するための実施例である。この実施例では、ＢＦＬ論
理論理回路分岐上びプッシュプル段ｐｐの両方において
、２つのＭＥＳＦＥＴ トランジスタの並列接続によっ
てＮＯＲ結合が行なわれる。また、例えばＮＡＮＤ結合
を行なうためには、第３図のようにＭＥＳＦＥＴ トラ
ンジスタを並列接続するのではなく、相応に直列接続す
ればよい。
発明の効果
本発明によれば、ＢＣＬ論理回路とＥＣＬ論理回路を直
接組み合わせることができ、それによって損失電力を減
少させることができる。この場合、例えばＭＥＳＦＥＴ
ｐライパトランジスタのチャネル幅を相応に選定する
ことによって、例えばケーシング端子における大きな容
量を充放電させ、あるいはＥＣＬ技術に必要な入力電流
を供給することができる。
接組み合わせることができ、それによって損失電力を減
少させることができる。この場合、例えばＭＥＳＦＥＴ
ｐライパトランジスタのチャネル幅を相応に選定する
ことによって、例えばケーシング端子における大きな容
量を充放電させ、あるいはＥＣＬ技術に必要な入力電流
を供給することができる。
第１図は本発明による論理回路装置の実施例を示す回路
図、第２図は公知のＢｌ”Ｌ技術により構成された結合
素子の回路図、第３図は公知のＥＣＬ技術による結合素
子の回路図、第４図は本発明による回路装置の変形実施
例の回路図である。
図、第２図は公知のＢｌ”Ｌ技術により構成された結合
素子の回路図、第３図は公知のＥＣＬ技術による結合素
子の回路図、第４図は本発明による回路装置の変形実施
例の回路図である。
Claims (1)
- 【特許請求の範囲】 １、 １３ＦＬ技術によって構成された１つまたは複数
のＧａＡｓ−ＭＥＳＦＥＴ論理回路を備え、該ＧａＡｓ
−ＭＥＳＦＥＴ論理回路が、それぞれのＢＦＬ論理回路
分岐およびそれに後置接続されたＢＦＬバッファ分岐か
ら成るＢＦＬ結合素子を有している論理回路装置におい
て、ＢＦＬ論理回路（ＢＦＬ）をＥＣＬ技術に基いて構
成された論理回路（ＥＣＬ）と接続するために、ＢＦＬ
結合素子の・々ツファ分岐（Ｂ）の出力側から成るＢＦ
Ｌ論理回路（ＢＦＬ）の出力側（ｂｆｌ）が、一方では
、ＢＦＬ論理回路分岐（Ｉ）を介して、ＭＥＳＦＥＴプ
ッシュプル段（ｐｐ）の１つのアームにある入力側（ｑ
）と接続され、他方で、他のアームにある相応の結合入
力側（ｑ）と直接に接続され、またＭＥＳＦＥＴプッシ
ュプル段がＥＣＬ論理回路（ＥＣＬ）の入力側（ｅｅｌ
）に前置接続されていることを特徴とする論理回路装置
。 ２、ＢＦＬ論理回路（ＢＦＬ）の出力側（ｂｆｌ）が、
一方では、ＢＦＬ否定素子分岐（Ｉ）を介して、ＭＥＳ
ＦＥＴブツシュゾル段（ｐｐ ）の１つの入力側（ｑ）
と接続され、他方で、他の入力側（ｑ）と直接に接続さ
れている特許請求の範囲第１項記載の論理回路装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19833325873 DE3325873A1 (de) | 1983-07-18 | 1983-07-18 | Logik-schaltungsanordnung |
| DE3325873.2 | 1983-07-18 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6039919A true JPS6039919A (ja) | 1985-03-02 |
Family
ID=6204265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59147064A Pending JPS6039919A (ja) | 1983-07-18 | 1984-07-17 | 論理回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0131952A3 (ja) |
| JP (1) | JPS6039919A (ja) |
| DE (1) | DE3325873A1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4631426A (en) * | 1984-06-27 | 1986-12-23 | Honeywell Inc. | Digital circuit using MESFETS |
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Non-Patent Citations (1)
| Title |
|---|
| IEEE JOURNAL OF SOLID STATE CIRCUITS=1981 * |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0131952A3 (de) | 1985-03-06 |
| EP0131952A2 (de) | 1985-01-23 |
| DE3325873A1 (de) | 1985-01-31 |
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