JPH02216912A - ３―５族技術に適当なソース フォロワー電界効果形論理ゲート（ｓｆｆｌ） - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 １、Ｂの′ｒ 本発明は、−船釣には論理ゲート、より具体的には、■
−ｖ族技術、例えば、ヒ化ガリウム（ＧａＡｓ）集積回
路に集積が可能な論理ゲートに関する。

ｌ−災米孜徂 ヒ化ガリウムは高速論理回路に集積するのに使用が可能
な材料としてずっと以前から認識されている。しかし、
このタイプの材料と関連する生来の製造上の困難さから
、従来の論理回路、つまり、シリコンに集積されるよう
に設計された論理回路は、ＧａＡｓあるいは他の■−■
族材料、例えば、リン化インジウムにｆ’Ｊ単に集積す
ることはできない。このため、数タイプのデジタル論理
ファミリーがＱａｌｋ、ｓ集積回路内に使用されるよう
に開発されている。−例としての一般的な論理ファミリ
ーは直接結合ＦＥＴ論理（Ｄｉｒｅｃｔ　Ｃｏｕｐｌｅ
ｄ　ＦＥＴＬｏｇｉｃ　、ＤＣＦＬ）がある。ＤＣＦＬ
は速度が速く比較的低パワーの論理ファミリーであるが
、論理レベルの電圧スイングが小さく　（典型的には０
．６ボルト）、このためノイズ　マージンが小さい。

単一のウェーハ上段に数千の論理ゲートが使用されるＶ
ＬＳ　Ｉにおいては、論理ゲートのパワー消散が重要な
問題となり、また、一方において、高速が要求される。

例えば、エミッタ結合論理を使用するシリコンＶＬＳ　
Ｉチップ上のゲートの数は、通常、そのチップのパワー
消散によって制約される。このため、ＧａＡｓ　　ＶＬ
ＳＩチップに対しては、ＤＣＦＬゲート当たり比較的パ
ワー消散が低いという理由からＤＣＦＬが最も一般的な
論理ファミリーとして使用される。ただし、ＤＣＦＬは
典型的には０．２ボルトの小さなノイズ　マージンを持
ち、また、論理レベルの電圧スイングも典型的には０．
６ボルトと小さなため、ウェーハからのチップ収率を大
きく制約する。ウェーハ、あるいは個々のチップを横断
してのＦＥＴ特性（パラメータ）が変動し、このため、
ＤＣＦＬゲートに対するいき値電圧変動が起こり、これ
がノイズマージンを大きく低減させ、場合によっては、
余裕をなくしてしまう。これと、状態の変化に伴つてゲ
ートによって生成される大きな量の電気ノイズが一体と
なって、ＶＬＳ　Ｉ回路設計の動作が中断されてしまう
ことがある。従って、ＤＣＦＬを使用するＧａＡｓチッ
プ当たりのゲートの数の制約は、パワー消散だけでなく
、ウェーへ当たりの動作可能なチップの所望されるチッ
プ収率によっても規定される。

従って、本発明の１つの主な目的は、ｍ−ｖ族材料、例
えば、ヒ化ガリウムあるいはリン化インジウム内にＳＬ
Ｉと互換性を持つ高速低パワー消散の新たな論理ファミ
リーを提供することにある。

本発明のもう１つの目的は、高密度ＶＬＳ　Ｉチップ及
びゲート　アレイ内で速度あるいはパワー消散を犠牲に
することなく使用が可能なデバイスのパラメータ変動に
強く広いノイズ　マージンを持つ論理ファミリーを提供
することにある。

見所■！１ 本発明のこれら及びその他の目的は、１つの入力段及び
バッファ段を持ち、この入力段が論理信号入力に応答し
て要求される論理機能を遂行する１つの論理段を含む論
理ゲートによって達成される。この論理段は第１及び第
２の出力ノード及び論理信号入力光たり少なくとも１つ
のエンハンスメントＦＥＴを持つ。電流ソースを形成す
るように設計され、この論理ゲートの第１の出力ノード
と第１のパワー源との間に位置される第１のデプリーシ
ョンＦＥＴがこの論理段に対するプル　アップ負゛荷を
形成する。電流シンクを形成するように設計され、この
論理段の第２の出力ノードと第２のパワー源の間に位置
された第２のデプリーションＦＥＴがこの論理段に対す
るプル　ダウン負荷を形成する。

バッファ段は１つのエンハンスメントＦＥＴを持つが、
このゲート端子は論理数の第２の出力ノードに結合され
、第１の出力端子は第２のパワー源に結合され、そして
第２の出力端子はその上の電圧をプル　ダウンするため
に論理ゲートの出力ノードに結合される。これに加えて
、このバッファ段は論理段のこの出力ノード上の電圧を
プルアップするための別のＦＥＴとダイオードとの組合
せを含む。

用廠星ｎ所 本発明は以下の詳細な説明を読むことによって一層理解
できるものである。

ｍ−ｖ族タイプの化合物半導体集積回路への集積に適す
る本発明にらる論理ゲート１０は、第１図に示されるよ
うに、入力段１１とバッファ段２０から成る。入力段１
１は略図形式にて示され、バッファ段２０はブロックと
して示される。バッファ段２０のさまざまな実施態様の
詳細が第２図から第８図との関連で以下により詳細に与
えられるが、ここでは、単に、バッファ２０は論理ゲー
ト１０に対して出力ノード■。に結合された複数の論理
ゲート（図示なし）を駆動するのに十分な駆動能力を提
供することのみを述べておきたい。

入力段１１は所定の数の入力上に論理信号を受信するが
、−例としての２つが、論理人力Ａ及びＢとして示され
る。下に詳細に説明されるように、中間出力ノード■、
Ｎは、入力段１１の出力を待つ。バッファ２０はノード
■、Ｎ上の信号を論理ゲート１０の出力ノードＶ、に結
合する。

これら実施態様内に示されるトランジスタは、ここで、
それぞれＥＦＥＴ及びＤＦＥＴと呼ばれるエンハンスメ
ント及びデプリーション電界効果形トランジスタから成
る。より具体的には、ＥＦＥＴ及びＤＦＥＴはｍ−ｖ族
化合物半導体技術、例えば、ヒ化ガリウム（ＧａＡｓ）
あるいはリン化インジウム（ＩｎＰ）化合物内のＮチャ
ネルＦＥＴとして実現されるトランジスタである。ＢＦ
ＥＴ及びＤＦＥＴの構造は、通常、一般に金属ゲート（
ｍｅｔａｌ　ｇａｔｅ）と呼ばれるＭＥＳＦＥＴ、ある
いは、通常、ＪＦＥＴと呼ばれる拡散ゲート（ｄｉｆｆ
ｕｓｅｄｇａｔｅ）　、あるいは、好ましくは、通常、
ＨＦＥＴ。

変調ドープＦＥＴ　（ＭＯＤＦＥＴ）あるいは高電子移
動度トランジスタ（ＨＥＭＴ）と呼ばれるヘテロ接合Ｆ
ＥＴの構造を持つ。ＥＦＥＴは、通常オフのデバイスで
あり、典型的には、通電状態にするために、これらのゲ
ートとソース端子の間に約＋０．２ボルトを必要とする
。一方、ＤＦＥＴは、通常オンのデバイスであり、この
デバイスを実質的にオフにするためにこのゲートとソー
ス端子の間に約−０，６ボルトの逆電圧を要求する。　
ｍ−ｖ技術による金属／酸化物半導体ＦＥＴ　（ＭＯＳ
ＦＥＴ）はまだ製造可能な形式としては得られていない
が、ここに示されるＦＥＴとＭＯＳ　Ｆ　ＥＴであって
も良いことに注意する。さらに、示される全てのＦＥＴ
はＮチャネル　デバイスであるが、パワー源ＶＤＤ及び
ＶＳＳの極性を対応するように変えてＰチャネル　デバ
イスを代わりに使用することもできる。

論理ゲート１０の入力段１１は、共通のソース及びドレ
ン端子を持つ少なくとも１つのＢＦＥＴ１３から成る論
理ゲー）１２を持つ。ＢＦＥＴ１３の個々のゲート端子
は、対応する論理入力端子Ａ、Ｂをその上のＯＲ論理信
号に論理的に結合する。

ＢＦＥＴ１３を並列にする代わりに、あるいはこれに加
えて、ＢＦＥＴ１３を配列に配置し、あるいはＢＦＥＴ
１３当たり複数のゲート端子を使用することによって、
論理ＡＮＤ機能を提供することもできる。同様に、ＢＦ
ＥＴ０代わりにＤＦｕＴを直列あるいは並列の組合せに
て使用して所望の論理機能を達成することもできる。

ＢＦＥＴ１３の共通ドレイン端子は入力段の第１の中間
出力ノード■に結合される。ＤＦＥＴ１５は、電流ソー
スとして動作するように設計されるが、このゲート及び
ソース端子は互いに結合、され、このドレン端子は、典
型的には、２．０ボルトである最も正のパワー源ＶＤＤ
に結合される。ＤＦＥＴ１５は、これによって受動負荷
として機能し、ノード■上の電圧をＶＤＤに引き上げる
。二重ゲートＤＦＥＴとして示されるが、単一ゲートＤ
ＦＥＴを二重ゲー）ＤＦＥＴＩ　５の代わりに使用する
こともできる。ただし、この場合は、論理ゲート１０に
よるパワー消散が高くなる。

同様に、ＤＦＥＴ１６は電流シンクとして動作するよう
に設計されるが、このゲート及びソース端子はＶＳＳに
結合される。ＶＳＳは最も負の供給電圧であり、典型的
には、グラウンド、あるいはゼロ　ボルトとされる。Ｄ
ＦＥＴ１６のドレン端子は論理ゲート１２のＢＦＥＴ１
３の共通ソース端子、及び入力ゲート１１の第２の中間
出力端子Ｎに結合される。ＤＦＥＴＩ６は、これによっ
て、受動負荷として動作し、ノードＮ上の電圧をｖＳＳ
に落す。

中間出力Ｎ、■は互いに論理的逆数出力であり′；示さ
れるように、Ｎ出力は入力ＡＳＢの論理ＯＲを表わし、
■出力は入力Ａ、Ｂの論理ＮＯＲを表わす、下に詳細に
述べられるように、入力段１１からの２つの補数出力を
持つことによって、論理ゲート１０の速度あるいはパワ
ー消散を最適化するためのバッファ段２０の構造に大き
なフレキシビリティ−が与えられる。

論理ゲート１０（第１図）の代替バッファ段２０が第２
図から第８図に示される。第２図から第８図の個々の図
面において、ＢＦＥＴ２１のゲート端子は入力段１１（
第１図）の第２の中間出力端子Ｎに結合され、このソー
スはＶＳＳに結合される。ＥＦＥ、Ｔ２１のドレンはバ
ッファの出力端子Ｖ・に結合され、また、論理ゲート１
０（第１図）の出力端子にも結合される。ＢＦＥＴ２１
は出力ノードｖ０へのプル　ダウン（ｐｕｌｌ−ｄｏｗ
ｎ）として機能する。

第２図から第８図に示されるバッファ段２０は例を用い
るとうまく説明できる。上に述べたように、全てのバッ
ファは出力ノードｖ０に対するプル　ダウンとしてＥＦ
ＥＴ２１を持つ。残りの回路は出力ノードｖ０のプル　
アップとして機能するが、個々のタイプは速度あるいは
パワー消散において異なる長所を持つ。

可能な全ての出カバソファが示されているわけではない
。ここに示される一例としてのバッファ段は優れた性能
を示す可能な基本バリエーションを代表するものである
。これらのバッファ回路に工夫をこらすことによって、
論理ゲー）１０　（第１図）の性能にこれらバッファ回
路の場合と比べて劣ることのない異なるバッファ段を設
計できることは勿論である。さらに、ここに示される伝
搬遅延及びパワー消散は、２５℃の温度、５００ＭＨｚ
、ＶＤＤ＝２．０ボルト、５つの同一のゲートの出力上
の１つの負荷、及び１０フエモトフラツド　キャパシタ
ンスにおけるシミュレーションを表わすものである。

肛 第２図、第３図及び第４図に示されるバッファ段２０は
類似の機能を持ち、まとめて議論することができる。上
に説明のように、ＥＦＥＴ２１は出力ノードＶＯに対す
るプル　ダウンとして機能する。第２図内のＤＦＥＴ２
２はノード■が“高値”で、ＥＦＥ７２１がオフのとき
ノードｖ０上の電圧をブ・ル　アップする。同様に、第
３図においては、ショットキー　ダイオード２３がノー
ド■が高値のとき出力ノード■。をプル　アップする。

第４図においては、ここではダイオード構成として示さ
れるＥＦＥＴ２２がノードＶ０をプルアンプする。ただ
し、第２図のＤＦＥＴ２２は電圧リミッタとして機能し
、一方、第３図及び第４図のダイオード２３及びＥＦＥ
Ｔ２４は、それぞれ、電圧降下を提供し、ノードＶｏ上
の論理“高値”出力電圧が所定の電圧、典型的には１．
２ボルトを超えないことを保証する。これが超えられる
と、その後の論理ゲート（図示なし）が出力ノードＶ、
に結合し、対応するＥＦＥＴ１３　（第１図）を通じて
過多の入力ゲート電流が取られる。第３図及び第４図内
のダイオード２３及びＥＦＥ７２４に接続されたダイオ
ードは、それぞれ、論理ゲートの出力が論理“高値”か
ら“低値”に変化したとき、１ノードを出力ノードｖ０
から切断し、ゲート１０内の過渡電流の流れ、及び結果
としての電気ノイズを低減する。この過渡電流は、ＢＦ
ＥＴ２１がノードＮが“高値”になった（従って、ノー
ド■が“低値”になった）のに応答してノードｖ０を放
電する際の遅延に起因する。ただし、ダイオード２３　
（ＥＦＥＴ２４）が逆バイアスされ、この過渡電流がノ
ードＶ、からノードＩに流れるのが阻止される。これら
タイプのバッファを第１図の入力段と使用すると、結果
として、１２０ピコ秒の平均遅延を持つ論理ゲートｌＯ
が得られる。

第２図及び第４図に示されるバッファ段を使用したとき
の論理ゲー）１０の平均パワー消散は約４３０マイクロ
ワツトで、一方、第３図のバッファ段を使用したときの
平均パワー消散は約３５０マイクロ　ワットである。

肛 第５図のバッファ２０は、電流ソースとして配列された
ＤＦＥＲ２５から成り、このゲート及び゛ソース端子は
出力ノードｖ０に結合し、このドレン端子はＶＤＤに結
合する。この場合、ＤＦＥＲ２５はＥＦＥＴ２１への受
動負荷として動作し、出力ノードｖ０上の電圧をプル　
アップする。結果として、１３０ピコ秒の平均伝搬遅延
及び約７００マイクロワツトの平均パワー消散を持つ論
理ゲート１０が得られる。

劃」− 第６図のバッファ段２０は第３図及び第５図内のバッフ
ァ２０の組合せであり、第５図内の０ＦＥ７２５に対応
するＤＦＥＴ２６は、ＥＦＥＴ２１に受動負荷を提供す
るための電流ソースとして構成され、出力ノードｖ０上
の電圧をプル　アップする。これに加えて、第３図内の
ダイオード２３に対応するショットキー　ダイオード２
７が出力ノ−ドｖ０上の出力電圧が論理“低値”から論
理“高値”に遷移する速度をノート！上の電圧がＥＦＥ
Ｔ２１の伝搬遅延に起因する出力ノードＶ・上の電圧の
前に変化するのを認識することによって高める。このバ
ッファを使用する論理ゲート１０（第１図）は、９６ピ
コ秒の平均伝搬遅延及び６５０マイクロワツトの平均パ
ワー消散を持つ。

ＥＦＥＴに接続されたダイオード（図示なし）をショッ
トキー　ダイオード２７の代わりに使用することができ
る。

■↓ 第７図のバッファ段２０はノードＩ上の電圧の電圧フォ
ロワー（ｖｏｌｔａｇｅ　ｆｏｌｌｏｗｅｒ）として構
成されたＤＦＥＴ２８を持つ。ＤＦＥＴ２８のソース端
子はショットキー　ダイオード２９を介して出力ノード
ｖ０に結合され、ＤＦＥＴ１５のソース端子上の電圧を
より低い電圧に落す。この電圧の低下は、結果として、
続く論理ゲートへの論理“０”電圧レベルに対するより
良好なノイズ　マージンを与える。結果としての平均伝
搬遅延は、約１０３ピコ秒で、第１図の論理ゲート１０
に対して、約５２０マイクロワツトのパワー消散が達成
される。

第７図のショットキー　ダイオード２９は、ショットキ
ー　ダイオードにて可能なより低い電圧降下に対するダ
イオード接続ＥＦＥＴ　（図示なし）と交換することも
できることに注意する。

■工 第８図のバッファ段２０はＥＦＥＴ３０を第７図のＤＦ
ＥＴ２８の代わりにノード■上の電圧の電圧フォロワー
として使用する。ダイオード接続ＥＦＥＴ３１はＥＦＥ
Ｔ３０のソース端子を出力端子ｖ０に結合する。第７図
内のダイオード２９と同様に、ＥＦＥＴ３１はＥＦＥＴ
３０のソース端子上の電圧をより低い電圧に低下する。

結果としての平均伝搬遅延は約９８ピコ秒であり、おお
よそのパワー消散は４００マイクロワツトである。

ＥＦＥＴ２１をショットキー　ダイオード（図示なし）
と交換しても、平均伝搬遅延あるいはパワー消散に大き
な影響はない。

１１１舛 論理ゲート１０（第１図）の概むねのいき値電圧は、Ｅ
ＦＥＴ１３、ＤＦＥＴ”１６（第１図）及びＥＦＥＴ２
１　（第２図から第８図）のサイズ及びターン　オフ　
電圧Ｖ、にょって決定される。

論理ゲートのいき値電圧とは、出力端子ｖ０　（第２図
から第８図）上の論理電圧レベルがその値にて状態を変
える入力Ａ、　Ｂ　（第１図）上の入力電圧を意味する
。この概むねのいき値電圧は、以下によって与えられる
。

■。

ここで、ＶｔｔｌはＥＦＥＴ１３のターン　オフ電圧で
あり、ＶｔｔｌはＥＦＥＴ２１のターン　オン電圧であ
り、ｇ、２１はＥＦＥＴ２１のトランスコンダクタンス
であり、Ｗ２１はＥＦＥＴ２１の幅であり、■。はノー
ド■。を流れる所望の出力電流である。ＶＬ、、及びＶ
ｔｔｌに対する一例の値は０．２ボルトであり、■。は
２００マイクロアンペアであり、ＧＩＩｚＩは１５０マ
イクロモー（＋５ｉｃｒｏｓｉｅｏ＋ｅｅ＋ｓ）　／マ
イクロメーターであり、ＷＺ＋は８から１２マイクロメ
ーターのレンジで、結果として１．０．５から０．８ボ
ルトのレンジの論理ゲート１０のいき値電圧ｎが与えら
れる。

第２図から第８図内の任意のバッファ段２０を使用する
論理ゲート１０（第１図）の伝搬遅延及びパワー消散は
、ある程度まで、ＤＦＥＴ１５によって供給される電圧
によって制御が可能である。

ＤＦＥＴ１５の第１の目的は、ノードＮが理論的に“高
値”のとき、ＥＦＥＴ２１　　（第３図から第８図）の
ゲート端子を流れる電流を制限し、このゲート／ソース
接合を順バイアスすることにある。

ただし、ＤＦＥＴ５１からの電流も論理ゲート１０内の
全てのノード上の容量性負荷をチャージする。従って、
ＤＦＥＴ１５によって許される電流が高ければ高いほど
、この容量負荷のチャージが速くなるため論理ゲートｌ
Ｏの速度は速くなり、反面、パワー消散も大きくなる。

さらに、ＤＦＥＴ１５はゲー）１０の伝搬遅延をゲート
１０のいき値電圧に殆んど影響を与えることなく確立す
る。

本発明の好ましい実施態様が説明されたが、この概念を
用いるこれ以外の実施態様の可能であることは勿論であ
る。従って、本発明はここに開示される実施態様に制限
されるものでなく、特許請求の範囲の精神及び範囲によ
ってのみ制約されるものである。

【図面の簡単な説明】

第１図は１つの入力段及び１つのバッファ段を持ち、こ
の入力段が１つの論理段を持つ本発明による論理ゲート
を示し；そして 第２図から第８図は第１図に示される論理ゲートのさま
ざまな代替バッファ段の略図である。 （主要部の符号の説明） １１・・・入力段 １３・・・エンハンスメントＦＥＴ １５．１６・・・デプリーションＦＥＴ２０・・・バッ
ファ段 ＦＩＧ、　１ ＦＩＧ、　６ ＦＩＧ、７ ｒθ

Claims (1)

1. 【特許請求の範囲】 １、少なくとも１つの論理ゲートを持つ集積回路におい
   て、個々の論理ゲートが： 少なくとも１つの論理信号入力並びに第１ 及び第２の出力ノード（Ｉ、Ｎ）を持ち論理信号入力に
   関して所定の論理機能を遂行するための論理段（つまり
   、１２）； 該論理段に対するプルアップ負荷を形成 する、第１の出力ノードが第１のパワー源に結合され、
   ゲート端子及び第２の出力端子が論理段の第１の出力ノ
   ードに結合された第１のテプリーションＦＥＴ（つまり
   、１５）；及び 該論理段に対するプルダウン負荷を形成 する、第１の出力端子が該論理段の第２の出力ノードに
   結合され、ゲート端子及び第２の出力端子が第２のパワ
   ー源に結合された第２のデプリーションＦＥＴ（つまり
   、１６）を含み； 該論理段の第１及び第２の出力ノード上の 信号が互いに論理的逆数であることを特徴とする論理ゲ
   ート。 ２、請求項１記載の論理ゲートにおいて、論理ゲートの
   出力ノードＶ＿０；及び ゲート端子が該論理段の第２の出力ノード に結合され、第１の出力端子が該第２のパワー源に結合
   され、第２の出力端子が該論理ゲートの出力ノードに結
   合された第１のエンハンスメントＦＥＴ（つまり、２１
   ）がさらに含まれることを特徴とする論理ゲート。 ３、請求項２に記載の論理ゲートにおいて、該論理段が
   少なくとも１つのエンハンスメントＦＥＴ（つまり、１
   ３）を持ち、個々のＦＥＴが２つの出力端子及び１つの
   ゲート端子を持ち、個々のＦＥＴの対応する出力端子が
   互いに該論理段の第１及び第２の出力ノードを形成する
   ように結合され、個々のゲート端子が対応する論理信号
   入力に結合されることを特徴とする論理ゲート。 ４、請求項２に記載の論理ゲートにおいて、第３のデプ
   リーションＦＥＴがさらに含まれ、このゲート端子及び
   第１の出力端子が該論理ゲートの出力ノードに結合され
   、第２の出力端子が該論理段の第１の出力ノードに結合
   されることを特徴とする論理ゲート。 ５、請求項２に記載の論理ゲートにおいて、第２のエン
   ハンスメントＦＥＴ（つまり、２４）がさらに含まれ、
   このゲート端子が該論理段の第１の出力ノードに結合さ
   れ、第２の出力端子が該論理ゲートの出力端子に結合さ
   れることを特徴とする論理ゲート。 ６、請求項２に記載の論理ゲートにおいて、該論理段の
   第１の出力ノードと該論理ゲートの出力ノードとの間に
   挿入されたダイオード （つまり、２３）がさらに含まれることを特徴とする論
   理ゲート。 ７、請求項２に記載の論理ゲートにおいて、第３のデプ
   リーションＦＥＴ（つまり、２５）がさらに含まれ、こ
   のゲート端子及び第１の出力端子が該論理ゲートの出力
   ノードに結合され、第２の出力端子が該第１のパワー源
   に結合されることを特徴とする論理ゲート。 ８、請求項２に記載の論理ゲートにおいて、該論理ゲー
   トの出力ノードに結合された１つのダイオード（つまり
   、２９）；及び第３のデプリーションＦＥＴ（つまり、
   ２８）がさらに含まれ、このゲート端子が該論理段の第
   １の出力ノードに結合され、第１の出力端子が第１のパ
   ワー源に結合され、そして第２の出力端子が該ダイオー
   ドに結合されることを特徴とする論理ゲート。 ９、請求項２に記載の論理ゲートにおいて、該論理ゲー
   トの出力端子に結合された１つのダイオード（つまり、
   ３１）；及び 第２のエンハンスメントＦＥＴ（つまり、 ３０）がさらに含まれ、このゲート端子が該論理段の第
   １の出力ノードに結合され、第１の出力端子が該第１の
   パワー源に結合され、そして第２の出力端子が該ダイオ
   ードに結合されることを特徴とする論理ゲート。