JPS6040220B2 - 半導体スイツチ制御回路 - Google Patents
半導体スイツチ制御回路Info
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- JPS6040220B2 JPS6040220B2 JP2412580A JP2412580A JPS6040220B2 JP S6040220 B2 JPS6040220 B2 JP S6040220B2 JP 2412580 A JP2412580 A JP 2412580A JP 2412580 A JP2412580 A JP 2412580A JP S6040220 B2 JPS6040220 B2 JP S6040220B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/72—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices having more than two PN junctions; having more than three electrodes; having more than one electrode connected to the same conductivity region
- H03K17/73—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices having more than two PN junctions; having more than three electrodes; having more than one electrode connected to the same conductivity region for DC voltages or currents
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- Thyristor Switches And Gates (AREA)
Description
【発明の詳細な説明】
本発明は、低電力のゲート制御回路を有し、制御信号の
みにより集積化半導体スイッチ回路のオンまたはオフ、
あるいはオンおよびオフの双方の制御が可能な半導体ス
イッチ制御回路に関するものである。
みにより集積化半導体スイッチ回路のオンまたはオフ、
あるいはオンおよびオフの双方の制御が可能な半導体ス
イッチ制御回路に関するものである。
半導体集積化スイッチとしては、従来、多くの形式のも
のが実用化されているが、例えば第１図に示す電流駆動
型集積化ＰＮＰＮスイッチがある。
のが実用化されているが、例えば第１図に示す電流駆動
型集積化ＰＮＰＮスイッチがある。
ここで、１はＰＮＰＮスイッチ、２‘まｄ群松。回路、
３はオン制御用の第１ゲート駆動回路、４はオン状態保
持メモリ、５は外部回路としての主電流遮断制御回路、
６はィンバータ、７は主電流遮断用外部スイッチ、ＲＬ
は負荷インピーダンス、Ｄ１，Ｄ３はダイオード、Ｋは
力ソード、Ａはア／ード、ＸはＸアドレス、ＹはＹアド
レス、ＭＥはメモリィネーブル信号、Ｖｃはスイッチ制
御入力信号、ＩＭ＾ＩＮは主回路電流である。群鋤ｏ回
路２はスイッチ１の遮断状態で主電流回路にパルス状の
電圧が加わった場合に、接合容量の変位電流がゲートに
流入し、スイッチ１が容易に導適状態へ遮断することが
ないように設けたものである。
３はオン制御用の第１ゲート駆動回路、４はオン状態保
持メモリ、５は外部回路としての主電流遮断制御回路、
６はィンバータ、７は主電流遮断用外部スイッチ、ＲＬ
は負荷インピーダンス、Ｄ１，Ｄ３はダイオード、Ｋは
力ソード、Ａはア／ード、ＸはＸアドレス、ＹはＹアド
レス、ＭＥはメモリィネーブル信号、Ｖｃはスイッチ制
御入力信号、ＩＭ＾ＩＮは主回路電流である。群鋤ｏ回
路２はスイッチ１の遮断状態で主電流回路にパルス状の
電圧が加わった場合に、接合容量の変位電流がゲートに
流入し、スイッチ１が容易に導適状態へ遮断することが
ないように設けたものである。
オン状態保持メモリ４は、主回路電流が交流やパルスの
場合に、電流がいったん零となった後にもスィッチーの
オン状態を維持させるとともに、集積イびＮＰＮスィッ
チーをマトリクス状に配置して使用する場合に、各スイ
ッチのＸおよびＹアドレス、およびメモリイネーブル信
号Ｍ町を利用して共通のオン・オフ制御信号を特定アド
レス位置のスイッチに与えることにより、制御信号端子
数を節減するためのものである。スイッチ本体であるＰ
ＮＰＮスィツチーとその制御回路３およびダイオードＤ
１，Ｄ３を同一の半導体チップ上に集積化する。さらに
、スイッチ１の遮断は第１図に示すように、上述の半導
体チップに対する外部回路５および７で行われ、主電流
遮断制御回路５と外部スイッチ７により強制的に主回路
電流を切るよう構成されていた。第１図の集積化ＰＮＰ
Ｎスイッチ回路では、ＰＮＰＮスィッチーを遮断状態か
ら導適状態へと遮移させるにあたって、ＮゲートＮＩよ
り電流ご引き抜くか、ＰゲートＰ２へ電流を流し込む必
要があり、そのために、ＰＮＰＮカソードーのＮゲート
ＮＩから流出するゲート駆動電流Ｉｏｎ，ＮまたはＰゲ
ートＰ２に流入するゲート駆動電流ＩＯＮ，Ｐを、制御
回路３を介して、スイッチ制御入力信号Ｖｃにより制御
する。
場合に、電流がいったん零となった後にもスィッチーの
オン状態を維持させるとともに、集積イびＮＰＮスィッ
チーをマトリクス状に配置して使用する場合に、各スイ
ッチのＸおよびＹアドレス、およびメモリイネーブル信
号Ｍ町を利用して共通のオン・オフ制御信号を特定アド
レス位置のスイッチに与えることにより、制御信号端子
数を節減するためのものである。スイッチ本体であるＰ
ＮＰＮスィツチーとその制御回路３およびダイオードＤ
１，Ｄ３を同一の半導体チップ上に集積化する。さらに
、スイッチ１の遮断は第１図に示すように、上述の半導
体チップに対する外部回路５および７で行われ、主電流
遮断制御回路５と外部スイッチ７により強制的に主回路
電流を切るよう構成されていた。第１図の集積化ＰＮＰ
Ｎスイッチ回路では、ＰＮＰＮスィッチーを遮断状態か
ら導適状態へと遮移させるにあたって、ＮゲートＮＩよ
り電流ご引き抜くか、ＰゲートＰ２へ電流を流し込む必
要があり、そのために、ＰＮＰＮカソードーのＮゲート
ＮＩから流出するゲート駆動電流Ｉｏｎ，ＮまたはＰゲ
ートＰ２に流入するゲート駆動電流ＩＯＮ，Ｐを、制御
回路３を介して、スイッチ制御入力信号Ｖｃにより制御
する。
なお、ＮゲートＮＩあるいはＰゲートＰ２のいずれが動
作するかは、主電流ＩＭ＾…の通路のカソード電位ＶＫ
との制御回路電源Ｖ，との電位関係により決まる。反対
方向の遷移、すなわち、導適状態から遮断状態への遷移
を生じさせるゲート駆動回路３は、従来、以下に述べる
理由から集積化が果たされず、ＰＮＰＮスイッチーの遮
断は、スイッチ１に流れていた電流自体を外部スイッチ
７を介して遮断することにより、集積イびＮＰＮスイッ
チとは全く別個の外部回路５で行うように構成していた
。
作するかは、主電流ＩＭ＾…の通路のカソード電位ＶＫ
との制御回路電源Ｖ，との電位関係により決まる。反対
方向の遷移、すなわち、導適状態から遮断状態への遷移
を生じさせるゲート駆動回路３は、従来、以下に述べる
理由から集積化が果たされず、ＰＮＰＮスイッチーの遮
断は、スイッチ１に流れていた電流自体を外部スイッチ
７を介して遮断することにより、集積イびＮＰＮスイッ
チとは全く別個の外部回路５で行うように構成していた
。
オフ制御回路の集積化が実現できなかった理由としては
、オフ制御回路の消費電力が大きくなることがあげられ
る。ここで、ＰＮＰＮスイッチ１を第１図示のようにＰ
ＮＰおよびＮＰＮの二種類のトランジスタの複合体と考
えた場合、一般に導適状態あるＰＮＰＮスイッチにおけ
るこれら両トランジスタは深い飽和に入っており、電流
増幅率は非飽和状態の値よりはるかに小さくなっている
。このような状態にあるＮＰＮ（またはＰＮＰ）トラン
ジスタのベース電流を引き抜く（または流し込む）こと
によりトランジスタを遮断させるためには、飽和状態に
おいて低下した電流増幅率でＰＮＰＮスイッチに流れて
いる主流値を割った値程度のべ−ス電流を必要とし、こ
の値は導適状態へ遷移移さるためのベース電流よりはる
かに大きな値となる。従って、オフ制御回路の消費電力
が大きくなり、集積化に通しなかった。以上の理由から
、主回路電流ＩＭ…の遮断機能を備えた集積化ＰＮＰＮ
スイッチは末だ実用化されていないが、使用上は同一の
制御信号により主回路電流ＩＭ…の導通および遮断の双
方の機能を発揮できることが望ましく、その実現が待た
れていた。
、オフ制御回路の消費電力が大きくなることがあげられ
る。ここで、ＰＮＰＮスイッチ１を第１図示のようにＰ
ＮＰおよびＮＰＮの二種類のトランジスタの複合体と考
えた場合、一般に導適状態あるＰＮＰＮスイッチにおけ
るこれら両トランジスタは深い飽和に入っており、電流
増幅率は非飽和状態の値よりはるかに小さくなっている
。このような状態にあるＮＰＮ（またはＰＮＰ）トラン
ジスタのベース電流を引き抜く（または流し込む）こと
によりトランジスタを遮断させるためには、飽和状態に
おいて低下した電流増幅率でＰＮＰＮスイッチに流れて
いる主流値を割った値程度のべ−ス電流を必要とし、こ
の値は導適状態へ遷移移さるためのベース電流よりはる
かに大きな値となる。従って、オフ制御回路の消費電力
が大きくなり、集積化に通しなかった。以上の理由から
、主回路電流ＩＭ…の遮断機能を備えた集積化ＰＮＰＮ
スイッチは末だ実用化されていないが、使用上は同一の
制御信号により主回路電流ＩＭ…の導通および遮断の双
方の機能を発揮できることが望ましく、その実現が待た
れていた。
なお、同一の制御端子による主電流の導通および遮断の
双方の機能を有するスイッチとしては、従来よりゲート
ターンオフ（ＧＴＯ）型サィリスタが知られているが、
これはゲート端子がそのまま制御端子として取り出され
ているにすぎず、制御回路をも含んだ集積化は実現され
ていない。そこで、本発明の目的は、同一の制御信号入
力を用いて主電流の導通および遮断の双方の機能を果さ
せ、しかも消費電力が少なく、集積化に適したＰＮＰＮ
スイッチ等の半導体スイッチの制御回路を提供すること
にある。
双方の機能を有するスイッチとしては、従来よりゲート
ターンオフ（ＧＴＯ）型サィリスタが知られているが、
これはゲート端子がそのまま制御端子として取り出され
ているにすぎず、制御回路をも含んだ集積化は実現され
ていない。そこで、本発明の目的は、同一の制御信号入
力を用いて主電流の導通および遮断の双方の機能を果さ
せ、しかも消費電力が少なく、集積化に適したＰＮＰＮ
スイッチ等の半導体スイッチの制御回路を提供すること
にある。
本発明の他の目的は、ＰＮＰＮスイッチ等の半導体スイ
ッチと共に同一半導体基板上に集積化するのに好適な半
導体スイッチ制御回路を提供することにある。
ッチと共に同一半導体基板上に集積化するのに好適な半
導体スイッチ制御回路を提供することにある。
そのために、本発明では、半導体スイッチ、例えば集積
イびＮＰＮスイッチの導通、遮断状態の監視回路を設け
てスイッチ状態を検出し、その検出出力をゲート駆動電
流のオン制御回路およびオフ制御回路へそれぞれ帰還さ
せて、これらオフ制御回路およびオン制御回路を、状態
遷移終了後の定常状態では切り離し、ゲート駆動電流は
状態遷移時に過渡的に流れるような回路構成とする。
イびＮＰＮスイッチの導通、遮断状態の監視回路を設け
てスイッチ状態を検出し、その検出出力をゲート駆動電
流のオン制御回路およびオフ制御回路へそれぞれ帰還さ
せて、これらオフ制御回路およびオン制御回路を、状態
遷移終了後の定常状態では切り離し、ゲート駆動電流は
状態遷移時に過渡的に流れるような回路構成とする。
更にまた、本発明では、上述の監視回路、オンおよびオ
フ制御回路をＰＮＰＮスイッチと同一の半導体基坂上に
形成する。以下、図面により本発明を詳細に説明する。
フ制御回路をＰＮＰＮスイッチと同一の半導体基坂上に
形成する。以下、図面により本発明を詳細に説明する。
第２図は本発明による集積イびＮＰＮスイッチ制御回路
の構成の一例を示す。第１図に示したオン状態保持メモ
リ４は本発明とは直接関係せず、スイッチ制御入力信号
ＶｃとしてＴＴＬ信号等の論理レベルを用いれば、オン
状態保持が可能であるので、ここでは図示を省略してあ
る。第２図において、第１図と同様の個所には同一符号
を付してその詳細は省略する。図中の８は主電流監視回
路、９はオフ制御用第２ゲート駆動回路、１０はィンバ
ー夕、Ｄ２，Ｄ４はダイオード、ＲＬ，，Ｒし２は負荷
インピーダンスである。主電流回路の電位と制御回路３
および９の電源十Ｖ，および−Ｖ２との関係により、ス
イッチ１のＮゲートＮＩが動作するかＰゲートＰ２が動
作するかが決まる。
の構成の一例を示す。第１図に示したオン状態保持メモ
リ４は本発明とは直接関係せず、スイッチ制御入力信号
ＶｃとしてＴＴＬ信号等の論理レベルを用いれば、オン
状態保持が可能であるので、ここでは図示を省略してあ
る。第２図において、第１図と同様の個所には同一符号
を付してその詳細は省略する。図中の８は主電流監視回
路、９はオフ制御用第２ゲート駆動回路、１０はィンバ
ー夕、Ｄ２，Ｄ４はダイオード、ＲＬ，，Ｒし２は負荷
インピーダンスである。主電流回路の電位と制御回路３
および９の電源十Ｖ，および−Ｖ２との関係により、ス
イッチ１のＮゲートＮＩが動作するかＰゲートＰ２が動
作するかが決まる。
スイッチ制御入力信号Ｖｃおよびインバーター０を介し
た逆相制御入力信号Ｖｃは、それぞれ、第２ゲート駆動
回路９および第１ゲート駆動回路３へ供給される。Ｐゲ
ートＰ２が動作する場合には、第１ゲート駆動回路３よ
りダイオードＤＩを介してオン電流ＩＯＮ，ＰがＰゲー
トＰ２へ注入され、オフ時にはＰゲートＰ２よりダイオ
ードＤ４を介して第２ゲート駆動回路９へオフ電流ｌｏ
ＦＦ，Ｐが引き抜かれる。一方、ＮゲートＮＩが動作す
る場合には、第２ゲート駆動回路９よりダイオードＤ２
を介してＮゲートＮＩへオフ電流ｌｏＦＦ，Ｎが注入さ
れ、オン時にはダイオードＤ３を介してＮゲ−トＮＩよ
り第１ゲート駆動回路３へオン電流ＩＯＮ，Ｎが引き抜
かれる。主電流監視回路８は、ＰＮＰＮスイッチ１が導
適状態にあるか遮断状態にあるかを検出し、その検出状
態に応じて２値の検出信号ＳＩおよびＳ２をそれぞれ出
力し、定常状態でのゲート駆動電流を零とするようにゲ
ート駆動回路３および９へ検出信号ＳＩおよびＳ２をそ
れぞれ供給するためのものである。主電流監視回路８を
設けることにより、オンゲート電流ＩＯＮ．ＰまたはＩ
ＯＮ．Ｎおよびオフゲート電流ｌｏＦＦ．Ｐまたはｌｏ
ｐＰ，Ｎをスィツチーの遷移期間のみ過渡的に流し、制
御回路３および９の平均消費電力を減少させ、とくにオ
フ制御回路９の集積化も可能とすることができる。なお
、ＰＮＰＮスイッチ１の主電流回路の電位が常に正電位
にあるは、または常に負伝位にある場合には、動作する
ゲートはいずれか一方に限られるので、一方のゲート入
力は省略することができる。
た逆相制御入力信号Ｖｃは、それぞれ、第２ゲート駆動
回路９および第１ゲート駆動回路３へ供給される。Ｐゲ
ートＰ２が動作する場合には、第１ゲート駆動回路３よ
りダイオードＤＩを介してオン電流ＩＯＮ，ＰがＰゲー
トＰ２へ注入され、オフ時にはＰゲートＰ２よりダイオ
ードＤ４を介して第２ゲート駆動回路９へオフ電流ｌｏ
ＦＦ，Ｐが引き抜かれる。一方、ＮゲートＮＩが動作す
る場合には、第２ゲート駆動回路９よりダイオードＤ２
を介してＮゲートＮＩへオフ電流ｌｏＦＦ，Ｎが注入さ
れ、オン時にはダイオードＤ３を介してＮゲ−トＮＩよ
り第１ゲート駆動回路３へオン電流ＩＯＮ，Ｎが引き抜
かれる。主電流監視回路８は、ＰＮＰＮスイッチ１が導
適状態にあるか遮断状態にあるかを検出し、その検出状
態に応じて２値の検出信号ＳＩおよびＳ２をそれぞれ出
力し、定常状態でのゲート駆動電流を零とするようにゲ
ート駆動回路３および９へ検出信号ＳＩおよびＳ２をそ
れぞれ供給するためのものである。主電流監視回路８を
設けることにより、オンゲート電流ＩＯＮ．ＰまたはＩ
ＯＮ．Ｎおよびオフゲート電流ｌｏＦＦ．Ｐまたはｌｏ
ｐＰ，Ｎをスィツチーの遷移期間のみ過渡的に流し、制
御回路３および９の平均消費電力を減少させ、とくにオ
フ制御回路９の集積化も可能とすることができる。なお
、ＰＮＰＮスイッチ１の主電流回路の電位が常に正電位
にあるは、または常に負伝位にある場合には、動作する
ゲートはいずれか一方に限られるので、一方のゲート入
力は省略することができる。
例えば、主電流回路のカソードＫ側が負荷インピーダン
スＲし，を通じて他気へ接続され、アノードＡ側が負荷
インピーダンスＲＬ２を通じて負電源へ接続されるよう
な回路内でＰＮＰＮスイッチ１が使用される場合には、
ＮゲートＮＩへダイオードＤ２を介してオフ電流ｌｏＦ
Ｆ．Ｎを流入される電流通路およびＮゲートＮＩよりダ
イオードＤ３を介してオン電流ＩＯＮ．Ｎを引き抜く電
流通路は省略することができる。このような使用形態の
代表例としては、交換機より電話加入者線へ通話電流を
供給する回路へ挿入されるスイッチがあげられる。この
場合、ＰＮＰＮスイッチのカソードＫ側は負荷インピー
ダンスＲＬ，を通じて地気へ、一方、アノードＡ側は負
荷インピーダンスＲＬ２を通じて−４８ボルトの局電源
へ接続され、ＰＮＰＮスイッチ１は常に負電位側で動作
する。第３図は上述した使用形態を意図して具体化した
本発明の一実施列を示し、ここで、ＲＩ〜ＲＩＩは抵抗
、Ｄ５〜Ｄ１４はダイオード、ＱＩ〜Ｑ１８はトランジ
スタである。
スＲし，を通じて他気へ接続され、アノードＡ側が負荷
インピーダンスＲＬ２を通じて負電源へ接続されるよう
な回路内でＰＮＰＮスイッチ１が使用される場合には、
ＮゲートＮＩへダイオードＤ２を介してオフ電流ｌｏＦ
Ｆ．Ｎを流入される電流通路およびＮゲートＮＩよりダ
イオードＤ３を介してオン電流ＩＯＮ．Ｎを引き抜く電
流通路は省略することができる。このような使用形態の
代表例としては、交換機より電話加入者線へ通話電流を
供給する回路へ挿入されるスイッチがあげられる。この
場合、ＰＮＰＮスイッチのカソードＫ側は負荷インピー
ダンスＲＬ，を通じて地気へ、一方、アノードＡ側は負
荷インピーダンスＲＬ２を通じて−４８ボルトの局電源
へ接続され、ＰＮＰＮスイッチ１は常に負電位側で動作
する。第３図は上述した使用形態を意図して具体化した
本発明の一実施列を示し、ここで、ＲＩ〜ＲＩＩは抵抗
、Ｄ５〜Ｄ１４はダイオード、ＱＩ〜Ｑ１８はトランジ
スタである。
スイッチ制御入力信号ＶｃとしてはＴＴＬ信号を用いる
。ＧＮＤは大地電位である。本例では、オフゲート電流
ｌｏＦＦ，ＰをＰゲートＰ２から引き抜く回路に使用さ
れる負電源として、主電流回路内の最低電位を与える局
電源−４８ボルトを使用する。第３図において、第２図
の各ブロックと対応する個所を点線枠で囲んで示す。こ
の回路の動作を説明する。
。ＧＮＤは大地電位である。本例では、オフゲート電流
ｌｏＦＦ，ＰをＰゲートＰ２から引き抜く回路に使用さ
れる負電源として、主電流回路内の最低電位を与える局
電源−４８ボルトを使用する。第３図において、第２図
の各ブロックと対応する個所を点線枠で囲んで示す。こ
の回路の動作を説明する。
先ず、主回路電流ｌｗＡ，Ｎが流れていない状態から導
適状態へ遷移する場合について述べる。ここで、ＴＴＬ
論理レベルのスイッチ制御入力信号Ｖｃが低レベル（Ｌ
）から高レベル（Ｈ）へ変ったとする。その変化により
トランジスタＱＩのベース電位が上り、このトランジス
タＱＩがオンとなり、トランジスタＱ５のベース電位を
低下させ、トランジスタＱ５をオフとなし、以てトラン
ジスタＱ７のベース電位を上げてトランジスタＱ７をオ
ンとなし、このトランジスタＱ７のコレクタにトランジ
スタＱ７のェミッタ抵抗Ｒ７で決められた電流を流す。
このコレクタ電流はダイオード接続されたトランジスタ
Ｑ６およびトランジスタＱ８からなるカレントミラーに
よりトランジスタＱ８のコレクタ電流としてダイオード
ＤＩを通じてＰＮＰＮスイツチーのＰゲートＰ２へ流れ
込み、ＰＮＰＮスイッチ１を導通状態へ転じさせる。さ
らに、ＰＮＰＮスイッチ１に主回路電流ＩＭ＾，Ｎが流
れると、主電流監視回路８のトランジスタＱ１５がオン
となり、そのエミッタ抵抗ＲＩＩで決まる電流がカレン
トミラーＱ１４，Ｑ１３を流れ、それにより抵抗ＲＩ川
こ電圧降下が生じ、その電圧降下によりトランジスタＱ
１６がオンとなる。トランジスタＱ１６のコレクタ電流
は抵抗Ｒ１２の電圧降下を発生させ、検出信号ＳＩが発
生する。この検出信号ＳＩによってトランジスタＱ１７
をオンとなし、カレントミラーのダイオード接続トラン
ジスタＱ６の電流をトランジスタＱ１７へバイパスさせ
ることによりカレントミラーのトランジスタＱ８のコレ
クタ電流、すなわち、オンゲート電流Ｉｏｎ，Ｐを切る
。この結果、ＰゲートＰ２に流れ込むオンゲート電流Ｉ
ＯＮ，ｐは主回路電流ＩＭ＾…が流れると同時に実動的
に遮断され、パルス状に流れるに過ぎない。一方、導適
状態から遮断状態への遷移の場合は、ＴＴＬ制御入力信
号Ｖｃが高レベル（Ｈ）から低レベル（Ｌ）へ変化し、
トランジスタＱＩがオフ、トランジスタＱ２がオンとな
り、カレントミラーＱ３，Ｑ４を駆動する。このカレン
トミラーのトランジスタＱ４の出力電流は、さらに負電
位側のカレントミラーＱ９，ＱＩＯを駆動する。オフ制
御回路９の消費電力を抑えるため、その最終段のカレン
トミラーＱ９，ＱＩＯでミラー比ｎを１以上とし、最終
段で比較的大きなオフゲート電流ｌｏＦＦ，Ｐを発生さ
せる。トランジスタＱＩＯはダイオードＤ４を通してＰ
ＮＰＮスイッチ１のＰゲートＰ２よりオフゲート電流ｌ
ｏＦＦ，Ｐを引き抜き、スィッチーを遮断状態へ転じさ
せる。それにより、主電流ＩＭ＾，Ｎが切れると、主電
流監視回路８のトランジスタＱ１５もオフとなり、カレ
ントミラーＱ１４，Ｑ１３、さらにトランジスタＱ１２
もオフとなる。続いて、トランジスタＱＩＩはオンに転
じ、それにより検出信号Ｓ２が得られ、この検出信号Ｓ
２によって抵抗Ｒ１４の電圧降下を生じてトランジスタ
Ｑ１８をオンミせ、カレントミラーＱ３，Ｑ４のダイオ
ード接続トランジスタＱ３の電流をバイパスさせる。そ
れにより、カレントミラーＱ３，Ｑ４の出力電流を遮断
し、さらにカレントミラーＱ９，ＱＩＯの電流をも遮断
する。その結果、オフゲート電流ｌｏＦＦ，Ｐは自動的
に零に戻り、パルス状に流れるだけである。ＴＴＬ制御
入力信号Ｖｃと、オンゲート電流ＩＯＮ，Ｐと、オフゲ
ート電流ｌｏＦＦ，Ｐと、主回路電流ＩＭ＾…との時間
的関係を模式的に示せば第４図のようになる。以上に説
明したように、本発明によれば、ＰＮＰＮスイッチにお
けるゲートのオン，オフ駆動回路に主電流監視回路の出
力を帰還させることにより、ゲート駆動電流がスイッチ
の状態遷移時の過渡期間のみ流れるようにして、低消費
電力で動作し、単一制御入力信号でオン、オフ双方の機
能を果たすことができる。
適状態へ遷移する場合について述べる。ここで、ＴＴＬ
論理レベルのスイッチ制御入力信号Ｖｃが低レベル（Ｌ
）から高レベル（Ｈ）へ変ったとする。その変化により
トランジスタＱＩのベース電位が上り、このトランジス
タＱＩがオンとなり、トランジスタＱ５のベース電位を
低下させ、トランジスタＱ５をオフとなし、以てトラン
ジスタＱ７のベース電位を上げてトランジスタＱ７をオ
ンとなし、このトランジスタＱ７のコレクタにトランジ
スタＱ７のェミッタ抵抗Ｒ７で決められた電流を流す。
このコレクタ電流はダイオード接続されたトランジスタ
Ｑ６およびトランジスタＱ８からなるカレントミラーに
よりトランジスタＱ８のコレクタ電流としてダイオード
ＤＩを通じてＰＮＰＮスイツチーのＰゲートＰ２へ流れ
込み、ＰＮＰＮスイッチ１を導通状態へ転じさせる。さ
らに、ＰＮＰＮスイッチ１に主回路電流ＩＭ＾，Ｎが流
れると、主電流監視回路８のトランジスタＱ１５がオン
となり、そのエミッタ抵抗ＲＩＩで決まる電流がカレン
トミラーＱ１４，Ｑ１３を流れ、それにより抵抗ＲＩ川
こ電圧降下が生じ、その電圧降下によりトランジスタＱ
１６がオンとなる。トランジスタＱ１６のコレクタ電流
は抵抗Ｒ１２の電圧降下を発生させ、検出信号ＳＩが発
生する。この検出信号ＳＩによってトランジスタＱ１７
をオンとなし、カレントミラーのダイオード接続トラン
ジスタＱ６の電流をトランジスタＱ１７へバイパスさせ
ることによりカレントミラーのトランジスタＱ８のコレ
クタ電流、すなわち、オンゲート電流Ｉｏｎ，Ｐを切る
。この結果、ＰゲートＰ２に流れ込むオンゲート電流Ｉ
ＯＮ，ｐは主回路電流ＩＭ＾…が流れると同時に実動的
に遮断され、パルス状に流れるに過ぎない。一方、導適
状態から遮断状態への遷移の場合は、ＴＴＬ制御入力信
号Ｖｃが高レベル（Ｈ）から低レベル（Ｌ）へ変化し、
トランジスタＱＩがオフ、トランジスタＱ２がオンとな
り、カレントミラーＱ３，Ｑ４を駆動する。このカレン
トミラーのトランジスタＱ４の出力電流は、さらに負電
位側のカレントミラーＱ９，ＱＩＯを駆動する。オフ制
御回路９の消費電力を抑えるため、その最終段のカレン
トミラーＱ９，ＱＩＯでミラー比ｎを１以上とし、最終
段で比較的大きなオフゲート電流ｌｏＦＦ，Ｐを発生さ
せる。トランジスタＱＩＯはダイオードＤ４を通してＰ
ＮＰＮスイッチ１のＰゲートＰ２よりオフゲート電流ｌ
ｏＦＦ，Ｐを引き抜き、スィッチーを遮断状態へ転じさ
せる。それにより、主電流ＩＭ＾，Ｎが切れると、主電
流監視回路８のトランジスタＱ１５もオフとなり、カレ
ントミラーＱ１４，Ｑ１３、さらにトランジスタＱ１２
もオフとなる。続いて、トランジスタＱＩＩはオンに転
じ、それにより検出信号Ｓ２が得られ、この検出信号Ｓ
２によって抵抗Ｒ１４の電圧降下を生じてトランジスタ
Ｑ１８をオンミせ、カレントミラーＱ３，Ｑ４のダイオ
ード接続トランジスタＱ３の電流をバイパスさせる。そ
れにより、カレントミラーＱ３，Ｑ４の出力電流を遮断
し、さらにカレントミラーＱ９，ＱＩＯの電流をも遮断
する。その結果、オフゲート電流ｌｏＦＦ，Ｐは自動的
に零に戻り、パルス状に流れるだけである。ＴＴＬ制御
入力信号Ｖｃと、オンゲート電流ＩＯＮ，Ｐと、オフゲ
ート電流ｌｏＦＦ，Ｐと、主回路電流ＩＭ＾…との時間
的関係を模式的に示せば第４図のようになる。以上に説
明したように、本発明によれば、ＰＮＰＮスイッチにお
けるゲートのオン，オフ駆動回路に主電流監視回路の出
力を帰還させることにより、ゲート駆動電流がスイッチ
の状態遷移時の過渡期間のみ流れるようにして、低消費
電力で動作し、単一制御入力信号でオン、オフ双方の機
能を果たすことができる。
本発明によれば、従来実現が困難とされていたオフ制御
回路の集積化を達成できるとともに、スイッチをオフさ
せるための外部回路が不要となり、使いやすい集積イぜ
ＮＰＮスイッチを実現できる。
回路の集積化を達成できるとともに、スイッチをオフさ
せるための外部回路が不要となり、使いやすい集積イぜ
ＮＰＮスイッチを実現できる。
なお、複数個のＰＮＰＮスイッチを同一の制御入力によ
り同時にオン，オフさせるためには、オンゲート電流、
オフゲ−ト電流を発生する最終段のカレントミラーの出
力トランジスタ、例えば第３図においては、トランジス
タＱ８およびＱＩＯを複数個配置して、それぞれ適宜の
ダイオード（第３図ではダイオードＤ１，Ｄ４）を介し
て複数個のＰＮＰＮスイッチのゲート（第３図ではＰゲ
ート）を駆動すればよい。さらに加えて、本発明によれ
ば、オン制御電流およびオフ制御電流のいずれも状態遷
移後に自動的に奪復帰する構成がとられているので、従
来ゲート駆動を電流または電圧パルスを用いて行なう場
合に必要であった駆動パルス幅の余裕度に対する配慮が
全く不要となり、周辺回路系の設計が容易となる。
り同時にオン，オフさせるためには、オンゲート電流、
オフゲ−ト電流を発生する最終段のカレントミラーの出
力トランジスタ、例えば第３図においては、トランジス
タＱ８およびＱＩＯを複数個配置して、それぞれ適宜の
ダイオード（第３図ではダイオードＤ１，Ｄ４）を介し
て複数個のＰＮＰＮスイッチのゲート（第３図ではＰゲ
ート）を駆動すればよい。さらに加えて、本発明によれ
ば、オン制御電流およびオフ制御電流のいずれも状態遷
移後に自動的に奪復帰する構成がとられているので、従
来ゲート駆動を電流または電圧パルスを用いて行なう場
合に必要であった駆動パルス幅の余裕度に対する配慮が
全く不要となり、周辺回路系の設計が容易となる。
なお、以上ではＳＣＳ（Ｓｉｌｉｃｏｎ Ｃｏｎｔｒｏ
ｌｌｅｄＳＭｔｃｈ）タイプのＰＮＰＮスイッチを例に
とって本発明を説明してきたが、本発明はＰＮＰＮスイ
ッチの制御に限られるものではなく、周知のＳＣＲ，Ｌ
ＡＳＣＲ（Ｌｉｇｈｔ Ａｃｔｉｖａｔｅｄ ＳＣＲ）
，ＧＴＯＳＣＲ，ＴＲＩＡＣ等各種半導体スイッチの駆
動回路に適用して有効なものであること勿論である。
ｌｌｅｄＳＭｔｃｈ）タイプのＰＮＰＮスイッチを例に
とって本発明を説明してきたが、本発明はＰＮＰＮスイ
ッチの制御に限られるものではなく、周知のＳＣＲ，Ｌ
ＡＳＣＲ（Ｌｉｇｈｔ Ａｃｔｉｖａｔｅｄ ＳＣＲ）
，ＧＴＯＳＣＲ，ＴＲＩＡＣ等各種半導体スイッチの駆
動回路に適用して有効なものであること勿論である。
第１図は従釆の集積イびＮＰＮスイッチの制御回路の構
成の一例を示す回路ブロック図、第２図は本発明による
集積イびＮＰＮスィッチの制御回路の構成の一例を示す
回路ブロック図、第３図は本発明の具体例の構成を示す
詳細回路図、第４図は制御信号、ゲート電流および主回
路電流の時間推移を示す模式図である。 １．．・‐．・ＰＮＰＮスイッチ、２‐．．．．．ｄ常
松。 回路、３・・・・・・オン制御用第１ゲート駆動回路、
４・・・・・・オン状態保持メモリ、５・・・・・・主
電流遮断制御回路、６．．・…ィンバータ、７・・・・
・・主電流遮断用外部スイッチ、８・・・・・・主電流
監視回路、９・・・・・・オフ制御用第２ゲート駆動回
路、１０・・・・・・ィソバータ、ＲＬ，ＲＬ，，ＲＬ
２・・・・・・負荷インピーダンス、ＲＩ〜ＲＩ１・・
・・・・抵抗、ＤＩ〜Ｄ１４・・・・・・ダイオード、
ＱＩ〜Ｑ１８……トランジスタ。第１図 第２図 第３図 第４図
成の一例を示す回路ブロック図、第２図は本発明による
集積イびＮＰＮスィッチの制御回路の構成の一例を示す
回路ブロック図、第３図は本発明の具体例の構成を示す
詳細回路図、第４図は制御信号、ゲート電流および主回
路電流の時間推移を示す模式図である。 １．．・‐．・ＰＮＰＮスイッチ、２‐．．．．．ｄ常
松。 回路、３・・・・・・オン制御用第１ゲート駆動回路、
４・・・・・・オン状態保持メモリ、５・・・・・・主
電流遮断制御回路、６．．・…ィンバータ、７・・・・
・・主電流遮断用外部スイッチ、８・・・・・・主電流
監視回路、９・・・・・・オフ制御用第２ゲート駆動回
路、１０・・・・・・ィソバータ、ＲＬ，ＲＬ，，ＲＬ
２・・・・・・負荷インピーダンス、ＲＩ〜ＲＩ１・・
・・・・抵抗、ＤＩ〜Ｄ１４・・・・・・ダイオード、
ＱＩ〜Ｑ１８……トランジスタ。第１図 第２図 第３図 第４図
Claims (1)
- １ １対のアノードおよびカソード、ならびに少くとも
１個のゲートと備え、該ゲートのうち、１または複数の
ゲートにゲート制御信号を印加することにより、前記ア
ノードとカソードとの間のインピーダンスが低インピー
ダンスまた高インピーダンスに切り換ると共に、前記ゲ
ート制御信号が印加されない状態にあつても、前記アノ
ードとカソードとの間のインピーダンスを、低インピー
ダンスまたは高インピーダンスの状態に保持し続けるよ
うにした２安定の半導体スイツチを制御する半導体スイ
ツチ制御回路において、 前記半導体スイツチが高イン
ピーダンスから低インピーダンスに遷移したときには第
１検出信号を送出し、また、前記半導体スイツチが低イ
ンピーダンスから高インピーダンスに遷移したときには
第２検出信号を送出する状態検出回路と、 第１レベル
のスイツチ制御信号に応答して前記半導体スイツチを低
インピーダンス状態に設定するよう第１ゲート制御信号
を供給し、その後に送出される前記第１検出信号に応答
して該第１ゲート制御信号の供給を停止する第１ゲート
駆動回路と、 第２レベルの前記スイツチ制御信号に応
答して前記半導体スイツチを高インピーダンス状態に設
定するよう第２ゲート制御信号を供給し、その後に送出
される前記第２検出信号に応答して該第２ゲート制御信
号の供給を停止する第２ゲート駆動回路と、を具備した
ことを特徴とする半導体スイツチ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2412580A JPS6040220B2 (ja) | 1980-02-29 | 1980-02-29 | 半導体スイツチ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2412580A JPS6040220B2 (ja) | 1980-02-29 | 1980-02-29 | 半導体スイツチ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56122235A JPS56122235A (en) | 1981-09-25 |
| JPS6040220B2 true JPS6040220B2 (ja) | 1985-09-10 |
Family
ID=12129582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2412580A Expired JPS6040220B2 (ja) | 1980-02-29 | 1980-02-29 | 半導体スイツチ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6040220B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5738028A (en) * | 1980-08-19 | 1982-03-02 | Hitachi Ltd | Gate circuit for gate turnoff thyristor |
-
1980
- 1980-02-29 JP JP2412580A patent/JPS6040220B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56122235A (en) | 1981-09-25 |
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