JPS6040588A - メモリのデ−タ書込み方法 - Google Patents
メモリのデ−タ書込み方法Info
- Publication number
- JPS6040588A JPS6040588A JP58147783A JP14778383A JPS6040588A JP S6040588 A JPS6040588 A JP S6040588A JP 58147783 A JP58147783 A JP 58147783A JP 14778383 A JP14778383 A JP 14778383A JP S6040588 A JPS6040588 A JP S6040588A
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- JP
- Japan
- Prior art keywords
- data
- address
- memory
- write
- written
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）発明の技術分野
本発明はデータを複数ビット単位（例えば語単位又はバ
イト単位）及び−ビット単位に書込み可能なメモリシス
テムに係り、データの書込み開始アドレスがメモリの所
定のビット数毎に割付けられた書込みアドレスと一致し
ないデータはビット単位に書込み、一致した後のデータ
は語又はバイト単位に書込むことにより、簡易な回路で
高速に任意の大きさのデータをメモリ上の任意のアドレ
スより書込み可能とするメモリのデータ書込み方法に関
する。
イト単位）及び−ビット単位に書込み可能なメモリシス
テムに係り、データの書込み開始アドレスがメモリの所
定のビット数毎に割付けられた書込みアドレスと一致し
ないデータはビット単位に書込み、一致した後のデータ
は語又はバイト単位に書込むことにより、簡易な回路で
高速に任意の大きさのデータをメモリ上の任意のアドレ
スより書込み可能とするメモリのデータ書込み方法に関
する。
（ｂ）従来技術と問題点
従来、例えばイメージデータの如く、データの大きさが
ピント単位で構成されるデータをメモリ上の任意のアド
レスより書込む場合、前記メモリは一般に語又はバイト
単位で書込まれる為、前記の如くビット単位で構成され
るイメージデータを任意のアドレスから書込むには回路
構成が複雑となり、且つイメージデータの書込みは高速
性を要求される為、高価となる欠点がある。
ピント単位で構成されるデータをメモリ上の任意のアド
レスより書込む場合、前記メモリは一般に語又はバイト
単位で書込まれる為、前記の如くビット単位で構成され
るイメージデータを任意のアドレスから書込むには回路
構成が複雑となり、且つイメージデータの書込みは高速
性を要求される為、高価となる欠点がある。
（Ｃ）発明の目的
本発明の目的は上記欠点を除く為、メモリ上の任意のア
ドレスから任意の大きさのデータを比較的高速に且つ簡
易な回路構成で前記メモリに書込めるメモリのデータ書
込み方法を提供することにある。
ドレスから任意の大きさのデータを比較的高速に且つ簡
易な回路構成で前記メモリに書込めるメモリのデータ書
込み方法を提供することにある。
（ｄ）発明の構成
本発明の構成はデータの書込みアドレスが所定ピッ１−
数毎に割付Ｕられたメモリへのデータ書込み方法であっ
て、前記メモリにピッｌ一単位の任意の大きさのデータ
を書込む際に、前記データの書込み開始アドレスが前記
割付けられた書込みアドレスと一致しない場合、書込み
アドレスが一致する迄はデータを１ビット単位に書込み
、書込みアドレスが一致した後は、所定ヒント数単位で
書込み、最終書込みデータの書込みが前記割付けられた
■込みアドレスで終了しない場合は、前記データの残り
の部分を１ヒツト単位で書込むようにしたものである。
数毎に割付Ｕられたメモリへのデータ書込み方法であっ
て、前記メモリにピッｌ一単位の任意の大きさのデータ
を書込む際に、前記データの書込み開始アドレスが前記
割付けられた書込みアドレスと一致しない場合、書込み
アドレスが一致する迄はデータを１ビット単位に書込み
、書込みアドレスが一致した後は、所定ヒント数単位で
書込み、最終書込みデータの書込みが前記割付けられた
■込みアドレスで終了しない場合は、前記データの残り
の部分を１ヒツト単位で書込むようにしたものである。
（ｅ）発明の実施例
本発明はピッ１一単位で構成される任意の大きさのデー
タをメモリに書込む時、語単位又はバイト単位の書込み
とピッ１一単位の書込みとを分けて行うことで高速書込
みを可能とし、又アドレスレジスタを制御することでデ
ータの回転及び拡大／縮小を容易に実施出来るものであ
る。
タをメモリに書込む時、語単位又はバイト単位の書込み
とピッ１一単位の書込みとを分けて行うことで高速書込
みを可能とし、又アドレスレジスタを制御することでデ
ータの回転及び拡大／縮小を容易に実施出来るものであ
る。
第１図は本発明の詳細な説明する図である。メモリ】の
原点０．０より横軸Ｘ方向Ｐ （Ｘｌ、縦軸Ｙ方向Ｐ
（ｙｌの位置にＸ方向がΔ（Ｘｌ、Ｙ方向がΔ（ｙｌの
大きさを持つデータ２を書込む場合を示す。一般にＸ方
向の任意の位置Ｐ （Ｘ）は、メモリの語単位又はハイ
ド単位にアクセスされるメモリ境界とは一致しない為、
このままでは書込めない。従ってメモリ境界に達する迄
ピッｌ一単位で書込み、メモリ境界に達した後は語又は
ハイド単位で書込み、データ２のＸ方向の大きさΔ（Ｘ
ｉが語又はバイト単位で終了しない時は残りの部分をビ
ット単位で書込む動作を、アドレスＰ （ｙｌよりデー
タ２のＹ方向Δ（ｙ）のアドレスが完了するアドレスＰ
ｆｙｌ→−Δ（ｙｌ迄繰り返し実施するものである。
原点０．０より横軸Ｘ方向Ｐ （Ｘｌ、縦軸Ｙ方向Ｐ
（ｙｌの位置にＸ方向がΔ（Ｘｌ、Ｙ方向がΔ（ｙｌの
大きさを持つデータ２を書込む場合を示す。一般にＸ方
向の任意の位置Ｐ （Ｘ）は、メモリの語単位又はハイ
ド単位にアクセスされるメモリ境界とは一致しない為、
このままでは書込めない。従ってメモリ境界に達する迄
ピッｌ一単位で書込み、メモリ境界に達した後は語又は
ハイド単位で書込み、データ２のＸ方向の大きさΔ（Ｘ
ｉが語又はバイト単位で終了しない時は残りの部分をビ
ット単位で書込む動作を、アドレスＰ （ｙｌよりデー
タ２のＹ方向Δ（ｙ）のアドレスが完了するアドレスＰ
ｆｙｌ→−Δ（ｙｌ迄繰り返し実施するものである。
第２図は本発明の一実施例を示す回路のプロ・ツク図で
ある。本実施例はメモリ境界が語単位、即ち１６ビツト
単位である場合で説明する。端子ＡよりデータのＸ方向
の大きさを示すビット数が入り、Ｘビット長レジスタ１
０に格納される。端子ＢよりデータのＹ方向の大きさを
示すビット数が入り、Ｘビット長レジスタ１１に格納さ
れる。一方端子Ｃよりメモリ１のＸ方向のデータ書込み
開始アドレスを示す信号が入り、Ｘ始点アドレスレジス
タ１２に格納される。又端子りからメモリ１のＹ方向の
データ書込み開始アドレスを示す信号が入り、Ｙ始点ア
］・レスレジスタ１３に格納される。続いてＸアドレス
カウンタ１６にはＸ始点アドレスレジスタ１２の値がセ
ットされ、Ｙアドレスカウンタ１７にはＹ始点アドレス
レジスタ１３の値がセントされる。Ｘアドレスカウンタ
１６にセットされたアドレスの内、メモリ１のメモリ境
界を示す下位４ビツトのアドレス情報がタイミング発生
回路１５に送出される。Ｘアドレスカウンタ１６とＹア
ドレスカウンタ１７の各データ書込み開始アドレスはア
ドレス切替回路１８を経てメモリ１に送られ、メモリ１
に書込まれるデータの書込み開始アドレスを指示する。
ある。本実施例はメモリ境界が語単位、即ち１６ビツト
単位である場合で説明する。端子ＡよりデータのＸ方向
の大きさを示すビット数が入り、Ｘビット長レジスタ１
０に格納される。端子ＢよりデータのＹ方向の大きさを
示すビット数が入り、Ｘビット長レジスタ１１に格納さ
れる。一方端子Ｃよりメモリ１のＸ方向のデータ書込み
開始アドレスを示す信号が入り、Ｘ始点アドレスレジス
タ１２に格納される。又端子りからメモリ１のＹ方向の
データ書込み開始アドレスを示す信号が入り、Ｙ始点ア
］・レスレジスタ１３に格納される。続いてＸアドレス
カウンタ１６にはＸ始点アドレスレジスタ１２の値がセ
ットされ、Ｙアドレスカウンタ１７にはＹ始点アドレス
レジスタ１３の値がセントされる。Ｘアドレスカウンタ
１６にセットされたアドレスの内、メモリ１のメモリ境
界を示す下位４ビツトのアドレス情報がタイミング発生
回路１５に送出される。Ｘアドレスカウンタ１６とＹア
ドレスカウンタ１７の各データ書込み開始アドレスはア
ドレス切替回路１８を経てメモリ１に送られ、メモリ１
に書込まれるデータの書込み開始アドレスを指示する。
タイミング発生回路１５はＸビット長レジスタ１０に、
書込みデータを後述する方法で１ビット単位か語単位か
判定して１ビット書込む毎に一１減算する信号を、１６
ビソ１−書込む毎に一１６減算する信号を送出し、各ラ
イン毎に残りのデータ量を監視し、各ラインの残りデー
タが１６ビツト以下となったことを示す前記Ｘアドレス
カウンタ１６の下位４ビツトのアドレス情報により、又
−１減算する信号を送出する。又Ｙビット長レジスタ１
１に書込みデータを１ライン分書込む毎に一１減算する
信号を送出し、残りのデータ量を監視しＹビット長レジ
スタが零となると書込みデータ終了を検出する。又更に
メモリ１に対しデータの書込み信号とメモリ１の制御タ
イミング信号であるＲＡＳ及びＣＡＳ信号を送出する。
書込みデータを後述する方法で１ビット単位か語単位か
判定して１ビット書込む毎に一１減算する信号を、１６
ビソ１−書込む毎に一１６減算する信号を送出し、各ラ
イン毎に残りのデータ量を監視し、各ラインの残りデー
タが１６ビツト以下となったことを示す前記Ｘアドレス
カウンタ１６の下位４ビツトのアドレス情報により、又
−１減算する信号を送出する。又Ｙビット長レジスタ１
１に書込みデータを１ライン分書込む毎に一１減算する
信号を送出し、残りのデータ量を監視しＹビット長レジ
スタが零となると書込みデータ終了を検出する。又更に
メモリ１に対しデータの書込み信号とメモリ１の制御タ
イミング信号であるＲＡＳ及びＣＡＳ信号を送出する。
タイミング発生回路１５はＸアドレスカウンタ１６に１
ライン分のデータ書込み開始と共に書込みデータを１ビ
ット書込む毎に＋１加算する信号を送出し、前記Ｘアド
レスカウンタ１６の下位４ビツトのアドレスが総て０″
になった時、メモリ１のメモリ境Ｗと判定し、書込みデ
ータの切替信号をデータ切替回路１４に送出する。又Ｘ
ア１゜レスカウンタ１６の下位４ビツトが再びセットさ
れると、残りのデータが１語分に満たないデータである
と：ｒｌ＋断し再び（１加算する信号を送出し、書込み
データの切替信号をデータ切替回路１４に送１１口゛る
。−１−記動作を各ライン毎に実施する。端子Ｅからは
書込みデータが入り、データ切替回路１４に入る。デー
タ切替回路１４は前記切替信号により、１ビット１１１
位で書込む時は１ビットづつ、語単位で書込む時は１
（ｉヒソ］−づつ、書込みデータを切替えてメモリ１に
送出する。又タイミング発生回路１５はＹ７１−レスカ
ウンタ１７に１ライン分のデータを書込む毎に→−１加
算する信号を送出する。従ってアドレス切替回路１８を
経てメモリ１に送出されるＸアｌ” ｌ／スカウンタ１
６とＹアドレスカウンタ１７の各アＦ’レスはデータ切
替回路１４から送出される１ビット毎のデータ及び１語
毎のデータに同期して書込みア「レスを指示する為、第
１図２で示すデータをメモリ境界に達する迄ビット単位
で書込み、メモリ境界に達した後は語単位で書込み、デ
ータ２のＸ方向の大きさΔ（Ｘｉが語単位で終了しない
時は残りの部分をビット単位で書込む動作を、アドレス
Ｐ ｆｙｌよりデータ２のＹ方向Δ（ｙ）のアドレスが
完了するアＩＳレスＰ （ｙｌ＋Δ（ｙ）迄繰り返し実
施することとなる。
ライン分のデータ書込み開始と共に書込みデータを１ビ
ット書込む毎に＋１加算する信号を送出し、前記Ｘアド
レスカウンタ１６の下位４ビツトのアドレスが総て０″
になった時、メモリ１のメモリ境Ｗと判定し、書込みデ
ータの切替信号をデータ切替回路１４に送出する。又Ｘ
ア１゜レスカウンタ１６の下位４ビツトが再びセットさ
れると、残りのデータが１語分に満たないデータである
と：ｒｌ＋断し再び（１加算する信号を送出し、書込み
データの切替信号をデータ切替回路１４に送１１口゛る
。−１−記動作を各ライン毎に実施する。端子Ｅからは
書込みデータが入り、データ切替回路１４に入る。デー
タ切替回路１４は前記切替信号により、１ビット１１１
位で書込む時は１ビットづつ、語単位で書込む時は１
（ｉヒソ］−づつ、書込みデータを切替えてメモリ１に
送出する。又タイミング発生回路１５はＹ７１−レスカ
ウンタ１７に１ライン分のデータを書込む毎に→−１加
算する信号を送出する。従ってアドレス切替回路１８を
経てメモリ１に送出されるＸアｌ” ｌ／スカウンタ１
６とＹアドレスカウンタ１７の各アＦ’レスはデータ切
替回路１４から送出される１ビット毎のデータ及び１語
毎のデータに同期して書込みア「レスを指示する為、第
１図２で示すデータをメモリ境界に達する迄ビット単位
で書込み、メモリ境界に達した後は語単位で書込み、デ
ータ２のＸ方向の大きさΔ（Ｘｉが語単位で終了しない
時は残りの部分をビット単位で書込む動作を、アドレス
Ｐ ｆｙｌよりデータ２のＹ方向Δ（ｙ）のアドレスが
完了するアＩＳレスＰ （ｙｌ＋Δ（ｙ）迄繰り返し実
施することとなる。
タイミング発生回路１５はアドレス切替回１７８１８に
前記データ書込み用のアドレスをメモリ１に送る場合と
、メモリ１のリフレッシュ動作の為端子Ｆから入るアド
レス送る場合とを切替える信号を与える。
前記データ書込み用のアドレスをメモリ１に送る場合と
、メモリ１のリフレッシュ動作の為端子Ｆから入るアド
レス送る場合とを切替える信号を与える。
メモリ１のメモリ境界がバイト単位の場合、Ｘアドレス
カウンタ１６の下位３ビツトのアドレス情報がタイミン
グ発生回路】５に送られ、データ切替回路１４から８ピ
ツ１へづつデータが送出される。
カウンタ１６の下位３ビツトのアドレス情報がタイミン
グ発生回路】５に送られ、データ切替回路１４から８ピ
ツ１へづつデータが送出される。
ここでデータ２のアドレスＰ ｔｘ＋をＹ始点アドレス
レジスタ〕３にアドレスＰ ｆｙｌをＸ始点アドレスレ
ジスタ１２に入力し、データ２のΔ（ＭｌをＹピッ１−
長レジスタ１］にΔｔｙ）をＸピッｌ−長レジスタ１０
に入力することでデータ２の回転が可能となり、Ｘアド
レスカウンタ１６、Ｙアドレスカウンタ１７の歩進条件
を変更することでデータ２の拡大又は縮小を実施するこ
とが出来る。
レジスタ〕３にアドレスＰ ｆｙｌをＸ始点アドレスレ
ジスタ１２に入力し、データ２のΔ（ＭｌをＹピッ１−
長レジスタ１］にΔｔｙ）をＸピッｌ−長レジスタ１０
に入力することでデータ２の回転が可能となり、Ｘアド
レスカウンタ１６、Ｙアドレスカウンタ１７の歩進条件
を変更することでデータ２の拡大又は縮小を実施するこ
とが出来る。
（ｆ）発明の効果
以」二説明した如く、本発明はメモリ」二の任意のア１
ζレスから任意の大きさのデータを比較的高速に且つ簡
易な回路構成で前記メモリに書込める為、その効果は大
なるものがある。
ζレスから任意の大きさのデータを比較的高速に且つ簡
易な回路構成で前記メモリに書込める為、その効果は大
なるものがある。
第１図は本発明の詳細な説明する図、第２図は本発明の
一実施例を示す回路のブロック図である。 １はメモリ、２し１データ、１０はＸビット長レジスタ
、１１はＹヒツト長レジスタ、１２はＸ始点アドレスレ
ジスタ、１３はＹ始点アドレスレジスタ、１４はデータ
切替回路、１５はタイミング発生回路、１６はＸアドレ
スカウンタ、１７はＹアドレスカウンタ、１８はアドレ
ス切替回路であ榮１ 図
一実施例を示す回路のブロック図である。 １はメモリ、２し１データ、１０はＸビット長レジスタ
、１１はＹヒツト長レジスタ、１２はＸ始点アドレスレ
ジスタ、１３はＹ始点アドレスレジスタ、１４はデータ
切替回路、１５はタイミング発生回路、１６はＸアドレ
スカウンタ、１７はＹアドレスカウンタ、１８はアドレ
ス切替回路であ榮１ 図
Claims (1)
- データの書込みアドレスが所定ピント数毎に割付けられ
たメモリへのデータ書込み方法であって、前記メモリに
ビット単位の任意の大きさのデータを書込む際に、前記
データの書込み開始アドレスが前記割付けられた書込み
アドレスと一致しない場合、書込みアドレスが一致する
迄はデータを１ビット単位に書込み、書込みアドレスが
一致した後は、所定ビット数単位で書込み、最終書込み
データの書込みが前記割付けられた書込みアドレスで終
了しない場合は、前記データの残りの部分を１ビット単
位で書込むようにしたことを特徴とするメモリのデータ
書込み方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58147783A JPS6040588A (ja) | 1983-08-12 | 1983-08-12 | メモリのデ−タ書込み方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58147783A JPS6040588A (ja) | 1983-08-12 | 1983-08-12 | メモリのデ−タ書込み方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6040588A true JPS6040588A (ja) | 1985-03-02 |
Family
ID=15438090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58147783A Pending JPS6040588A (ja) | 1983-08-12 | 1983-08-12 | メモリのデ−タ書込み方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6040588A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5717440A (en) * | 1986-10-06 | 1998-02-10 | Hitachi, Ltd. | Graphic processing having apparatus for outputting FIFO vacant information |
-
1983
- 1983-08-12 JP JP58147783A patent/JPS6040588A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5717440A (en) * | 1986-10-06 | 1998-02-10 | Hitachi, Ltd. | Graphic processing having apparatus for outputting FIFO vacant information |
| US6429871B1 (en) | 1986-10-06 | 2002-08-06 | Hitachi, Ltd. | Graphic processing method and system for displaying a combination of images |
| US6781590B2 (en) | 1986-10-06 | 2004-08-24 | Hitachi, Ltd. | Graphic processing system having bus connection control functions |
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