JPS6233389A - 記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、アドレス情報を多重化してアドレス指定する
記＋ｊ１装置の改良に関する。

［従来の技術］ ダイナミックメモリは、その入力ビンの数を減らすため
に、アドレス情報を多重化して入力するようにしている
。

アドレス情報の多重化とは、たとえば、１６ビツトのア
ドレス情報を必要とするときに、アドレスを２つに分け
て、上位８ビツト（以下「ローアドレス」という）と、
下位８ビツト（以下「カラムアドレス」という）との順
で与えることである。

また、アドレス情報を多重化するには、記憶素子の外部
でタイミング信号を発生させ、このタイミング信号と同
期してアドレス情報を切換え供給する必要がある。この
場合、各回路素子の遅れ時間の最大と最小とを考慮して
タイミング設計をする必要がある。

第５図は、ダイナミックメモリの従来例を示すブロック
図である。

１６ビツトのアドレスは、−セレクタ１７によって、ロ
ーアドレス（ＭＡ８〜ＭＡ　１５）とカラムアドレス（
ＭＡＯ−ＭＡ７）とに分割される。この分割されたアド
レスは、ＤＲＡＭ（ダイナミックＲＡＭ）１０に送られ
る。なお、アドレス切換信Ｖ）に１右じて、セレクタ１
７の出力アドレスが切換わる。

ここで、カラムアドレスバッファ１３は、ホールドタイ
プ（セットアツプタイムは短くてもよいが、ホールドタ
イムとして長い時間を必要とするタイプ）を使用し、ロ
ーアドレスバッファ１１は、高速のホールドタイプ（セ
ットアツプタイム〉０であって、ホールドタイムが短く
てよいタイプ）を使用し、システムとしての高速化の工
夫が成されている。

また、上記ＤＲＡＭＩＯ内のタイミングは、タイミング
ジェネレータ１６が制御している。

第６図は、上記従来例におけるタイミングジェネレータ
１６の一部を一例として示すブロック図である。

前縁微分回路１６ａがローアドレスストロープ信号の前
縁を微分することによってローアドレスパルスを作り、
このローアドレスパルスに基づいて、ローアドレスバッ
ファ１１がローアドレスを取込みむ、また、前縁微分回
路１６ｂがカラムアドレスストロープ信号の前縁を微分
することによってカラムアドレスパルスを作り、このカ
ラムアドレスパルスに基づいて、カラムアドレスバッフ
ァ１３がカラムアドレスを取込みむ。

第７図は、上記従来例の動作を示すタイミング図である
。

メモリサイクルの開始時に、セレクタ１７はローアドレ
スを出力しており、ローアト−レスストローブ信号の立
下りで、ローアドレスパルスが発生し、ローアドレスバ
ッファ１１がそのローアドレスを取込みむ、この所定時
間後に、セレクタ１７の出力アドレスがカラムアドレス
に切換わり、カラムアドレスストロープ信号の立下りで
、カラムアドレスパルスが発生し、カラムアドレスバッ
ファ１３がそのカラムアドレスを取込みむ。

ローアドレスは、ローアドレスバッファｌｌに取込みま
れだ後に、ローアドレスデコーダ１２でデコードされて
からメモリセルアレー１５をアクセスする。一方、カラ
ムアドレスは、カラムアドレスバッファ１３に取込みま
れた後に、カラムアドレスデコーダ・セレクタ１４によ
ってデコード−セレクトし、データを入出力する。

−方、ローアドレスストロープ信号の立上りからその立
下りの間がプリチャージタイムであり、このプリチャー
ジが終了すると、次のメモリサイクルが開始され、次の
アドレス取込みが行なわれる。

上記の場合、各回路素子の遅れ時間の最大と、その最小
とを考慮して、タイミング設計が行なわれている。

［従来技術の問題点］ 上記のようなタイミング回路を設計する場合、量産性を
考慮すると各回路素子の遅れ時間の最大値と最小値とを
見込んでタイミング設計をする必要がある。この場合、
タイミングの余裕幅を相当持つことになるので、無駄時
間が生じる。

つまり、メモリサイクルの開始時であるｏ−７ドレスス
トロ一ブ信号の立下りの前後で、ローアドレスが確定し
ていなければならない、一方、セレクタ１７のタイミン
グのバラツキを考慮すると、ローアドレスストロープ信
号の立下りからセレクタ１７の出力の切換え前の時間を
短くすることには制限がある。つまり、ローアドレスス
トロープ信号の立下りから、アドレス切換えまでの時間
に関しては、最小遅れを見込んでも充分なホールドタイ
ムを維持する必要がある。

また、上記ローアドレスからカラムアドレスに切換った
後から、カラムアドレスが確定するまでの時間に関して
は、最大遅れを見込む必要がある。

一方、ローアドレスストロープ信号の立下りからカラム
アドレスストロープの立下りまでの遅れ時間に関しては
、最小時間を見込む必要があるが、カラムアドレススト
ロープ信号の立下りは、カラムアドレスの確定よりも早
くならないようにし、セットアツプタイム〉Ｑが確保さ
れることが必要な条件である。

最悪の場合を想定した場合でも誤りなく動作させるため
には、上記条件が必要となる。しかし。

通常は、上記最悪の場合がほとんど生じないので、上記
見込まれた最小時間および最大時間が、結果として無駄
時間となる。

したがって、これらの要素を考慮すると、アドレスを入
力する時間を短くするには、非常に高速でバラツキのな
い素子を使う必要がある０通常の素子を使用する場合、
今後予想されるダイナミックメモリの高速化に対応でき
なく、ブレーキとなってしまうという問題がある。

［発明の目的］ 本発明は、上記従来例の問題点に着目してなされたもの
で、ダイナミックメモリの高速化に対応することができ
る記憶装置を提供することを目的とするものである。

［発明の概要］ 本発明は、ダイナミックメモリの高速化に対応すること
ができるようにするために、ローアドレスストロープ信
号の入力後に、アドレス取込み完了信号（カラムアドレ
スタイミング信号）を出力し、このアドレス取込み完了
信号に基づいて、ダイナミックメモリの外部でアドレス
を切換え、カラムアドレスを入力するものである。

［発明の実施例］ 第１図は１本発明の一実施例で使用するＤＲＡＭの一例
を示すブロック図であり、第２図は、その一実施例を示
すブロック図である。

この実施例が従来例と異なる主要な点は、アドレス取込
み完了信号の１つとしてのカラムアドレスタイミング信
号がタイミングジエネーレータ３１内で作られ出力され
、この方ラムアドレスタイミング信号に基づいて、アド
レスが切換えられる点である。

なお、第５図に示した従来例に使用された部品と同じも
のについては、同一の符号を付してその説明を省略する
。

セレクタ２３は、上記カラムアドレスタイミング信号を
セレクト信号として受け、アドレス情報を切換えるもの
である。

次に、上記実施例の動作について説明する。

第３図は、上記実施例の動作を示すタイムチャートであ
る。

まず、ＤＲＡＭ３０の外部からローアドレスストロープ
信号が供給され、このローアドレスストロープ信号の前
縁に基づいて、ローアドレス取込み信号が発生し、ロー
アドレスを取込む、そして、ローアドレス取込み信号に
基づいて、カラムアドレスタイミング信号が発生する。

このカラムアドレスタイミング信号は、ＤＲＡＭ３０の
外に出力され、セレクタ２３のセレクト端子に能力■さ
れる。

セレクタ２３は、上記カラムアドレスタイミング信号が
変化すると、出力アドレスを切換える。

上記の場合は、ローアドレスからカラムアドレスに、そ
の出力を切換える。

次に、ＤＲＡＭ３０の外部からカラムアドレスストロー
プ信号を受けると、ＤＲＡＭ３０内でカラムアドレス取
込み信号が発生し、この方ラムアドレス取込み信号に基
づいて、カラムアドレスタイミング信号が立上る。

このカラムアドレスタイミング信号の立上りに応じて、
セレクタ２３は、出力アドレスを切換える。この場合、
カラムアドレスからローアドレスに、その出力を切換え
る。

この後は、上記動作を繰り返す。

上記実施例においては、アドレス取込み完了信号に応じ
て、アドレスを切換えており、そのアドレス取込み完了
信号をＤＲＡＭ３０から出力している。したがって、Ｄ
ＲＡＭ３０の外で、アドレス切換のタイミングを作る必
要がない、上記実施例においては、アドレス取込み完了
信号という無駄時間のない中間のタイミングを作ってい
るので、ＤＲＡＭ３０の高速化に対応できる。

第４図は、タイミングジェネレータを示すブロック図で
ある。

この図に示すように、アドレス取込み完了信号としての
カラムアドレスタイミング信号は、ローアドレス取込み
パルスとカラムアドレス取込みノ々ルスの後縁とに基づ
いて発生する。

［発明の効果］ 本発明によれば、ダイナミックメモリの高速化に対応す
ることができるという効果をイイするものである。

【図面の簡単な説明】

第１図は、本発明の一実施例で使用するＤＲＡＭを示す
ブロック図である。 第２図は、上記実施例を示すブロック図である。 第３図は、上記実施例の動作を示すタイムチャートであ
る。 第４図は、上記実施例におけるタイミングジェネレータ
を示す図である。 第５図は、従来のＤＲＡＭを示すブロック図である。 第６図は、従来例におけるタイミングジェネレータを示
すブロック図である。 第７図は、従来例における動作を示すタイミング図であ
る。 １１・・・ロー・アドレスバッファ。 １３・・・カラムアドレスバッファ、 １５・・・メモリセルアレー、 ２３・・・セレクタ、 ３０・・・ＤＲＡＭ、 ３１・・・タイミングジェネレータ。 特許出願人　　株式会社　アスキー 第１図 第２図 派 第４図　　　　　　　　　、−３１ ｒ−−−−＝−−−−７−ｉ

Claims (2)

【特許請求の範囲】
1. （１）アドレス情報を切換え多重化してメモリをアクセ
   スする記憶装置において、アドレスストロープ信号に基
   づいて、アドレス取込み完了信号を出力することを特徴
   とする記憶装置。
2. （２）特許請求の範囲第１項において、 前記アドレス取込み完了信号は、前記記憶装置の外部に
   おいて、前記アドレス情報を切換えさせるものであるこ
   とを特徴とする記憶装置。