JPS6040590A - 信号判定回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ）　発明の技術分野 この発明は、人力信号があらかじめ設定した範囲内にあ
るか、または範囲外にあるかを判定し、入力信号が設定
範囲内にある場合に限り出力する信号判定回路について
のものである。

（ｂ）　従来技術と４ｇ点 従来の信号判定回路には、コンパレータを使用したもの
やメモリを使用したものなどがある。コンパレータを使
用したものは回路が複雑になり、時分割の方式では判定
時間がかかるという問題がある。これに対し、メモリを
使用したものは１ワードのビット数が多くなるので回路
が複雑になり、設定時間が長いという問題がある。

（ｃ）　発明の］］的 この発明は、−１−位桁と下位桁で構成する人力信号が
、あらかじめメモリに設定した仙囲内にあるかどうかを
判定する信号判定回路についてのものであり、メモリに
設定するコードを選ぶことにより、メモリの後に接続す
るゲート回路が簡＋ｌｔになるとともに、メモリのビッ
ト数が少なくてすむ信号判定回路を提供するものである
。

（ｄ）　発明の実施例 まず、この発明による実施例の構成図を第１図に示す。

第１図の１と２はメモリ、３〜６はゲート回路、７はセ
レクタである。

入力信号は８ビツト構成とし、入力端子１６と入力端子
１７にはそれぞれ入力信号の十位４ビットわよび下位４
ビツトが入る。例λば１６進数の「２８Ｊという入力に
対して、「２」が上位桁で入力端子１日に入り、「８」
が下位桁で入力端子１７に入る。

レジスタ８とレジスタ９はそれぞれ入力端子１６と入力
端子１７からの入力信号のタイミ／グをそろえるための
ものである。

メモリ１には入力信号の上位桁がアドレス信号として入
り、メモリ２には入力信号の下位桁がアドレス信号とし
て入る。

メモリ１に入力信号の上位桁が入ると、入力信号の値に
対応して、メモリ１はトリガ打効桁指示信号１１、トリ
ガ／上限値イネーブル信号１２およびトリガ／下限値イ
ネーブル信号１３を出力する。

メモリ２に入力信号の下位桁が入ると、入力信号の（Ｍ
に対応して、メモリ２は上限４Ｎ下位桁トリガ信号２１
と下限値下位桁トリガ信号２２を出力する。

なお、以下の説明では表現を簡単にするため、単に信号
１１、信号２２のように表現する。

ゲート回路３には信号１２と信号１３を入力し、ゲート
回路４には信号１２と信号２１を入力する。

また、ゲート回路５には信号１３と信号２２を入力し、
ゲート回路６にはゲート回路４の出力とゲート回路５の
出力を入力する。

セレクタ７にはゲート回路３の出力とゲート回路６の出
力を入力し、信号１１でセレクタ７の切換えを制御する
。

次に、信号１１〜信号２２の設定方法を説明する。

信号１１は次のように設定する。

入力信号の−に位桁の上限値または下限値と同じアドレ
スのとき、信号１１＝ｒｌＪ、それ以外のときは信号１
１＝ｒＯＪにする。

信号１２は次のように設定する。

信号＋　１　＝　ｒＯＪ　、信号１２＝ｒｌＪのとき設
定範囲内、 信号１１＝ｒＯＪ、信号１２＝　ｒＯＪのとき設定範囲
外、 信号１１＝ｒｌＪのときは入力信号の−１−位桁の上限
値と一致するアドレスで信号１２＝　ｒｌＪにする。

信号１３は次のように設定する。

信号１１＝ｒＯＪ、信号１２＝ｒｌＪのとき、信号１３
＝ｒｌＪ、 信号１１＝ｒＯＪ、信号１２＝　ｒＯＪのとき、信号１
３＝ｒＯＪ、 信号１１＝ｒｌＪのときは入力信号の上位桁の下限値と
一致するアドレスで信号１３＝ｒｌＪにし、それ以外は
信号１３＝ｒＯＪにする。

信号２１は次のように設定する。

入力信号の下位桁の−に限値以下のとき、信号２１＝ｒ
ｌＪ、それ以外のときは信号２＋＝ｒＯＪにする。

信号２２は次のように設定する。

入力信号の下位桁の下限値以」二のとき、信号２２＝　
ｒｌＪ　、それ以外のときは信号２２＝ｒＯＪにする。

セレクタ７は、次のように動作する。

信号１１＝ｒＯＪのとき、ゲート回路３の出力を出力端
子１８にＩＩり出し、 信号＋１＝ｒｌＪのとき、ゲート回路（（の出力を出力
端子１８に則り出す。

次に、設定範囲の−・例とこれに対応する信号１１〜信
弓２２の関係を第２図に示す。

第２図は１６進で「２８Ｊ〜「７３」のね囲を設定した
場合の例である。

なお、第２図のｒＯＪ、ｒｌＪは正論理の場合の例であ
り、負論理の場合は第２図の「０」、「１」を反転さ（
ｌる。

メモリ１には、入力信号の」−位桁を入力する。

信号１１は設定条件により、メモリ１のアドレスが「２
」と「７」でｒｌＪを出力し、それ以外は「０」を出力
する。

信号１２は設定条イ〆１により、信号＋　１　＝　ｒＯ
Ｊ、信号＋２＝ｒｌＪが範囲内になる、Ｌうにする。第
２図の例では−１−位桁がｒ３Ｊ〜「６」のときは範囲
内になるので、このアドレスに対応する信号＋２＝ｒｌ
Ｊにする。

また、信号＋　１＝　ｒｌＪのときは入力信号の１゜位
桁の」二限値と一致するアドレス、第２図の例では［７
」のアドレスで信号＋２＝　ｒｌＪにする。

信号１３は設定条件により、アドレスが「２」〜「６」
で「１」にし、それ以外は「０」にする。

信号２１は設定条件により、アドレスが「３」以下でｒ
ｌＪ、ｒ４Ｊ以トではｒＯＪにする。

信号２２は設定条件により、アドレスが「８」以」二で
「１」、「７Ｊ以下では「０」にする。

次に、第１図と第２図の条件で入力信号により出力がど
う変るかを説明する。

入力信号が「２７」のとき。

入力信号の」二位桁のｒ２Ｊがメモリ１のアドレスに入
り、入力信号の下位桁の「７」がメモリ２のアドレスに
入る。これにより、第２図から信号＋１＝ｒｌＪ、信号
１２＝　ｒＯＪ　、信号１３＝［ＩＪ１信号２１　＝　
ｒＯＪ　、信号２２＝　ｒＯＪになる。

信号１２＝ｒＯＪ、信号２＋＝ｒＯＪなので、ゲート回
路４の出力＝「０」になり、信号１３−［ＩＪ１信号２
２＝　ｒＯＪなので、ゲート回路５の出力＝「０」にな
る。

したがって、ゲート回路６の出力＝「０」になり、セレ
クタ７は信号１１＝　「ＩＪなので、ゲート回路６の出
力＝「０」を出力端子１８に串り出ず。すなわち、入力
信号「２７」は設定範囲外である。

入力信号が「４５」のとき。

入力信号の上位桁の「４」がメモリ１のアドレスに入り
、入力信号の下位桁の「５」がメモリ２のアドレスに入
る。これにより、ｍ２１Ｘｌから信号＋１＝ｒＯＪ、信
号１２＝　ｒｌＪ　、信号音３−「ｌ」、信号２１＝ｒ
ＯＪ、信号２２＝　ｒＯＪになる。

信号＋２＝ｒｌＪ、信号＋３＝ｒｌＪなので、ゲート回
路３の出力＝「１」になる。

セレクタ７は信号１１＝ｒＯＪなので、ゲート回路３の
出力＝「１」を出力端子１８にＩｌｌ！り出ず。

すなわち、入力端子「４５」は設定範囲内なので、「１
」を出力する。

入力信号が「８Ｄ」のとき。

人力信号の上位桁の「８」がメモリ１のアドレスに入り
、入力信号の下位桁のｒＤＪがメモリ２のアドレスに入
る。これにより、第２図から信号＋１＝ｒＯＪ、信号１
２＝　ｒＯＪ　、信号１３；「０」、信号２＋＝ｒＯＪ
、信号２２＝　ｒｌＪになる。

信号１２＝ｒＯＪ、信号１３＝ｒＯＪなので、ゲート回
路３の出力＝「０」になる。

セレクタ７は信号＋　１＝　ｒＯＪなので、ゲート回路
３の出力＝「０」を出力端子１８に取り出す。

すなわち、入力信号ｒ８ＤＪは設定範囲外である。

（ｅ）　発明の効果 メモリを使用した従来の信号判定回路により」二位桁と
下位桁で構成する入力信号を判定するためには、４ビツ
トのメモリた２ビツトのメモリが必要である。

これに対し、との発明には３ビツトのメモリ１と２ビツ
トのメモリ２があればよいので、回路構成が簡単になる
。

また、この発明によれば、メモリ１とメモリ２に設定す
るコードを選んでいるので、メモリ１１！：メモリ２に
接続するゲート回路３〜６を簡ｌｉｔにすることができ
る。

【図面の簡単な説明】

ｍ１図はこの発明による実施例の構成図、第２図は設定
範囲の一例とこれに対応する信号１１〜信号２２の関係
を示す図。 １・・・・・・メモリ、２・・・・・メモリ、３〜６・
・・・・・ゲート回路、７・・・・・・セレクタ、８＠
９・・・・・・レジスタ、１１・・・・・トリガ有効桁
指示信号、１２・・・　トリガ／」−限値イネーブル信
号、１３・・・・・・トリガ／下限値イネーブル信号、
１６Φ１７・・・・・入力端子、１８・・・・・・出力
端子、２１・・・・・・上限イＩ′１下位桁トリガ信号
、２２・・・・・・下限値下位桁トリガ信号。 代理人　弁理士　小　俣　欽　司

Claims (1)

1. 【特許請求の範囲】 １、　上位桁および下位桁で構成する入力信号をアドレ
   ス信号としてメモリに入力し、前記入力信号力設定範囲
   内にあるときは前記メモリが出力する信号判定回路にお
   いて、 前記入力信号の上位桁を入力するとトリガ有効桁指示信
   号ａυ、トリガ／上限値イネーブル信号ａフおよびトリ
   ガ／下限値イネーブル信号０３を出力するメモリ（１）
   と、 前記入力信号の下位桁を入力すると上限値下位桁トリガ
   信号（２］）および下限値下位桁トリガ信号（２２）を
   出力するメモリ（２）と、 前記トリガ／上限値イネーブル信号０３と前記トリガ／
   下限値イネーブル信号０３を入力とするゲート回路（３
   ）と、 前記トリガ／上限値イネーブル信号０りと前記上限値下
   位桁トリガ信号（２Ｉ）を入力とするゲート回路（４）
   と、 前記トリガ／下限値イネーブル信号Ｏ３と前記下限値下
   位桁トリガ信号（２２）を入力たするゲート回路６）と
   、 前記ゲート回路（４）の出力と前記ゲート回路ら）の出
   力を人力とするゲート回路（６）と、前記ゲート回路（
   ３）の出力と前記ゲート回路（６）の出力を人力とし、
   前記トリガ存効桁指示信号ＯＤにより前記ゲート回路（
   ３）の出力または前記ゲート回路（６）の出力のどちら
   かを出力するセレクタ■とを備えることを特徴とする信
   号判定回路。