JPS6040697B2 - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
- Publication number
- JPS6040697B2 JPS6040697B2 JP52124025A JP12402577A JPS6040697B2 JP S6040697 B2 JPS6040697 B2 JP S6040697B2 JP 52124025 A JP52124025 A JP 52124025A JP 12402577 A JP12402577 A JP 12402577A JP S6040697 B2 JPS6040697 B2 JP S6040697B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- interface
- semiconductor devices
- semiconductor device
- manufacturing semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
この発明は半導体素子の製造方法にかかり、特にシリコ
ン基板とこの被着層との界面、またはシリコン基板側に
日十，日２十をイオン注入したのちアニールを施し電気
特性を向上させる半導体素子の製造方法に関する。
ン基板とこの被着層との界面、またはシリコン基板側に
日十，日２十をイオン注入したのちアニールを施し電気
特性を向上させる半導体素子の製造方法に関する。
半導体装置の電気的特性における電流増幅率８のコント
ロール、キャリアのライフタイムの向上、高耐圧化、リ
ーク電流の減少、ラテラルＰＮＰトランジスタにおける
８の増大を妨げる要因としてベース幅のコントロール等
の幾何学的寸法の問題を別として‘１｝ Ｓｉ０２とＳ
ｉとの界面での表面再結合速度の問題。
ロール、キャリアのライフタイムの向上、高耐圧化、リ
ーク電流の減少、ラテラルＰＮＰトランジスタにおける
８の増大を妨げる要因としてベース幅のコントロール等
の幾何学的寸法の問題を別として‘１｝ Ｓｉ０２とＳ
ｉとの界面での表面再結合速度の問題。
【２｝ バルク（Ｂｕ〆ｋ）での体積再結合度。
‘３｝ 重金属類の存在。等があげられる。
上記のうち現在のプロセスレべルで最大の問題はＳｊ０
２一Ｓｊ界面に存在する表面状態（ＳｍｌａｃｅＳｔａ
ｔｅ）（以降ＳＳと略称する）である。上記ＳＳを形成
する要因は過剰シリコンであり、単結晶シリコンと無定
形Ｓｉ０２との界面に存在する格子の乱れであり、Ｎが
，Ｌｊ＋等のアルカリイオンによる不純物の存在であり
、トラップとして作用する重金属の存在である。現在の
プロレスレベルにては、重金属あるいはＮａ十等のアル
カリイオンは酸化前処理技術、清浄酸化、ＰＯＣそ３
によるゲッタリング等によりある程度はコントロールが
可能である。
２一Ｓｊ界面に存在する表面状態（ＳｍｌａｃｅＳｔａ
ｔｅ）（以降ＳＳと略称する）である。上記ＳＳを形成
する要因は過剰シリコンであり、単結晶シリコンと無定
形Ｓｉ０２との界面に存在する格子の乱れであり、Ｎが
，Ｌｊ＋等のアルカリイオンによる不純物の存在であり
、トラップとして作用する重金属の存在である。現在の
プロレスレベルにては、重金属あるいはＮａ十等のアル
カリイオンは酸化前処理技術、清浄酸化、ＰＯＣそ３
によるゲッタリング等によりある程度はコントロールが
可能である。
しかしてＳｉ０２−Ｓｉ界面に存在する格子の結晶距離
乱れは異種物質の界面である限り改善は不可能であった
。
乱れは異種物質の界面である限り改善は不可能であった
。
この発明は上記従来の欠点を改良するための半導体素子
の製造方法を提供するものである。
の製造方法を提供するものである。
この発明にかかる半導体素子の製造方法は、導電型決定
不純物が導入されたシリコン基板の表面に絶縁層を被着
し、この絶縁層と接する前記基板の表面に日、日２十イ
オンをイオン注入したのち、８００ｑＣ以上に加熱処理
を施して前記界面の表面状態を安定化させることを特徴
とする。次にこの発明を一実施例の半導体素子の製造方
法につき図面を参照して詳細に説明する。
不純物が導入されたシリコン基板の表面に絶縁層を被着
し、この絶縁層と接する前記基板の表面に日、日２十イ
オンをイオン注入したのち、８００ｑＣ以上に加熱処理
を施して前記界面の表面状態を安定化させることを特徴
とする。次にこの発明を一実施例の半導体素子の製造方
法につき図面を参照して詳細に説明する。
第１図ないし第５図はＮＰＮ型半導体素子の製造工程中
の一部を断面図示するもので、まずコレクタ領域となる
Ｎ導電型のシリコン基板１に熱酸化を施しその１主面に
Ｓｉ０２層２を形成する（第１図。
の一部を断面図示するもので、まずコレクタ領域となる
Ｎ導電型のシリコン基板１に熱酸化を施しその１主面に
Ｓｉ０２層２を形成する（第１図。
）次にベース領域形成予定部の上記ＳｉＱ層に関口を設
け、該部において基板１に接し他はＳｉ０２層に積層し
た既Ｇ（ポロンシリケートグラス）層３を被着する。
け、該部において基板１に接し他はＳｉ０２層に積層し
た既Ｇ（ポロンシリケートグラス）層３を被着する。
上記既Ｇ層の形成は一般に行なわれるＣＶＤ（Ｃｈｅｍ
ｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法によって
達成される（第２図）。次にＨ＋，比＋イオン注入を施
す。
ｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法によって
達成される（第２図）。次にＨ＋，比＋イオン注入を施
す。
この際、ドーズ（Ｄｏｓｅ）量は一例として５×１び４
肌‐２．加速電圧は酸化膜の膜厚に応じて設定するが、
これはＳｊ０２−Ｓｉ界面、またはＳｉ０２表面よりＳ
ｉ側に日十，日２十が分布する如く打込する（第３図）
。次に中性または還元性雰囲気中において約１２００℃
に加熱を施してベース領域４を形成する（第４図）。次
にェミッタ領域およびコレクタ導出領域形成のために基
板の一部を露出せしめる関口を設け、該関口内にて基板
に面接し前記ＢＳＣ層３またはＳｉ０２層２に接するＰ
ＳＧ（リンシリケートグラス）層５を一例のＣＶＤ法に
より被着する（第５図）。
肌‐２．加速電圧は酸化膜の膜厚に応じて設定するが、
これはＳｊ０２−Ｓｉ界面、またはＳｉ０２表面よりＳ
ｉ側に日十，日２十が分布する如く打込する（第３図）
。次に中性または還元性雰囲気中において約１２００℃
に加熱を施してベース領域４を形成する（第４図）。次
にェミッタ領域およびコレクタ導出領域形成のために基
板の一部を露出せしめる関口を設け、該関口内にて基板
に面接し前記ＢＳＣ層３またはＳｉ０２層２に接するＰ
ＳＧ（リンシリケートグラス）層５を一例のＣＶＤ法に
より被着する（第５図）。
次に中性または還元性雰囲にて加熱を施し、ェミツ夕領
域６およびコレクタ導出領域７を形成する（第６図）。
次いで電極形成のための開孔、電極金属蒸蒸着とパター
ニング、配線保護用膜形成等を経てトランジスタが形成
される。
域６およびコレクタ導出領域７を形成する（第６図）。
次いで電極形成のための開孔、電極金属蒸蒸着とパター
ニング、配線保護用膜形成等を経てトランジスタが形成
される。
上記実施例においてベース領域形成のためのＣＶＤ後に
イオン注入を施す場合を例示したが、このイオン注入の
のちに施されるベース拡散が約１２０ぴ○で行なわれる
ので、これでアニーリングが兼用され実効（後記）が認
められるところである。
イオン注入を施す場合を例示したが、このイオン注入の
のちに施されるベース拡散が約１２０ぴ○で行なわれる
ので、これでアニーリングが兼用され実効（後記）が認
められるところである。
すなわち、本発明はＨ、日２十をＳｉ０２−Ｓｉ界面あ
るいはＳｉ基板側にほゞ５×１び４肌‐１量のドーズ量
のイオン注入を施し、その後８００ｏ 〜１２００３０
の高温の酸化性または非酸化性雰囲気にてアニーリング
を施すことにより、ダングリングボンド（Ｄａｎｇｌｉ
ｎｇＢｏ肘）または過剰Ｓｉと化学結合を形成せしめて
（ＳＳ）を減少しようとするものである。
るいはＳｉ基板側にほゞ５×１び４肌‐１量のドーズ量
のイオン注入を施し、その後８００ｏ 〜１２００３０
の高温の酸化性または非酸化性雰囲気にてアニーリング
を施すことにより、ダングリングボンド（Ｄａｎｇｌｉ
ｎｇＢｏ肘）または過剰Ｓｉと化学結合を形成せしめて
（ＳＳ）を減少しようとするものである。
そして一例としててモスバラクタ（ＭＯＳＶａｒａｃｔ
ｏｒ）を形成し効果を評価した。次表にはモスバラクタ
につき、ＮＦ８・△ＮＦＢ・Ｍｏｓ７をスチーム酸化の
みを施した場合につき比較して示している。表 上記実施例はイオン注入がベース領域の拡散導入前にな
された例示で、拡散を兼ねるアニール温度が１２００午
０にて最適の場合であるが、第１図に示す熱酸化層形成
後、第５図のヱミツタ領域形成のＰＳＧ層彼着後に施し
ても有効であった。
ｏｒ）を形成し効果を評価した。次表にはモスバラクタ
につき、ＮＦ８・△ＮＦＢ・Ｍｏｓ７をスチーム酸化の
みを施した場合につき比較して示している。表 上記実施例はイオン注入がベース領域の拡散導入前にな
された例示で、拡散を兼ねるアニール温度が１２００午
０にて最適の場合であるが、第１図に示す熱酸化層形成
後、第５図のヱミツタ領域形成のＰＳＧ層彼着後に施し
ても有効であった。
さらに基板上の被着層は絶縁層に限らず、シリコン多結
晶層の場合も全く同様の効果が示された。
晶層の場合も全く同様の効果が示された。
この発明によれば、トランジスタの高Ｂ化、ラテラルＰ
ＮＰの高６化、トランジスタやダイオードの高耐圧化、
低漏洩電流化、、キャリャの／・ィラィフタィム化等の
達成をはかることができる。
ＮＰの高６化、トランジスタやダイオードの高耐圧化、
低漏洩電流化、、キャリャの／・ィラィフタィム化等の
達成をはかることができる。
一例のラテラルＰＮＰトランジスタについて８が従来よ
り３〜４倍程度改善されリーク電流レベルも改善された
。なお本発明は実施が容易で効果が大きい利点もある。
り３〜４倍程度改善されリーク電流レベルも改善された
。なお本発明は実施が容易で効果が大きい利点もある。
第１図ないし第６図は本発明の一実施例の半導体素子の
製造工程を示すいずれも断面図である。 １……シリコン基板、２……絶縁層（Ｓｉ０２層）、４
・・・・・・ベース領域、６・・・・・・ェミツ夕領域
、７・・・・・・コレクタ導出領域。 第１図 第２図 第３図 第４図 第５図 第６図
製造工程を示すいずれも断面図である。 １……シリコン基板、２……絶縁層（Ｓｉ０２層）、４
・・・・・・ベース領域、６・・・・・・ェミツ夕領域
、７・・・・・・コレクタ導出領域。 第１図 第２図 第３図 第４図 第５図 第６図
Claims (1)
- １ 導電型決定不純物が導入されたシリコン基板の表面
に絶縁層を被着し、この絶縁層と接する前記基板の表面
にＨ＾＋，Ｈ＿２＾＋イオンをイオン注入したのち、８
００℃以上に加熱処理を施して前記界面の表面状態を安
定化させることを特徴とする半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52124025A JPS6040697B2 (ja) | 1977-10-18 | 1977-10-18 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52124025A JPS6040697B2 (ja) | 1977-10-18 | 1977-10-18 | 半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5457955A JPS5457955A (en) | 1979-05-10 |
| JPS6040697B2 true JPS6040697B2 (ja) | 1985-09-12 |
Family
ID=14875158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52124025A Expired JPS6040697B2 (ja) | 1977-10-18 | 1977-10-18 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6040697B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3061891B2 (ja) * | 1991-06-21 | 2000-07-10 | キヤノン株式会社 | 半導体装置の製造方法 |
-
1977
- 1977-10-18 JP JP52124025A patent/JPS6040697B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5457955A (en) | 1979-05-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0640582B2 (ja) | 絶縁ゲ−ト電界効果トランジスタの製造方法 | |
| JPH0334669B2 (ja) | ||
| JP3727827B2 (ja) | 半導体装置 | |
| JPS61134055A (ja) | 半導体装置の製造方法 | |
| JPH04283914A (ja) | 貼り合わせ半導体基板とその製造方法 | |
| JPS6351379B2 (ja) | ||
| JPH0572107B2 (ja) | ||
| EP0287031B1 (en) | High breakdown voltage insulating film provided between polysilicon layers | |
| JPS6068621A (ja) | 半導体装置の製造方法 | |
| JPH0558257B2 (ja) | ||
| JPS6234152B2 (ja) | ||
| JPH0258873A (ja) | 積層構造半導体基板および半導体装置 | |
| JPS6161544B2 (ja) | ||
| JP2681281B2 (ja) | Ｍｉｓ電界効果半導体装置の製造方法 | |
| JPS6155250B2 (ja) | ||
| JPH0528501B2 (ja) | ||
| JPS6197975A (ja) | 半導体装置の製造方法 | |
| JPH0227769A (ja) | 半導体装置 | |
| JP3029267B2 (ja) | 半導体装置の製造方法 | |
| JPS60192363A (ja) | シヨツトキ障壁接合の製造方法 | |
| JPH0126186B2 (ja) | ||
| JPH0137856B2 (ja) | ||
| JPH04106982A (ja) | 半導体装置の製造方法 | |
| JPH0349235A (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JPH04256370A (ja) | 半導体装置 |