JPS6040735B2 - 信号処理回路 - Google Patents

Description

【発明の詳細な説明】 本発明は通信分野で広範囲にわたって用いられる信号処
理回路に関するものであり、さらに詳しくは、外部制御
信号によりプログラム可能であり、プログラムに必要な
時間が短時間であり、さらに、スペクトル分析が可能な
フィルタバンクが構成できる信号処理回路に関するもの
である。

近年、半導体集積回路技術を背景に、電荷転送素子が急
速に発展してきた。かかる素子は半導体基板中で、熱非
平衡状態の電荷損体を外部制御手段により自由に動かし
得ることに特徴があり、各種分野への応用が提案されて
おり、既に数種の素子が市販されている。当該素子の応
用分野の一つにデジタルフィル夕がある。

従来のデジタルフィル夕なる用語は、汎用、あるいは専
用の電子計算機等を用いて、入力信号をデジタル的な処
理にする場合に用いられることが多かった。しかしなが
ら、当該用語の本来の意味は、微分演算子の関数として
表わされる電気回路網での入出力間伝達関数を、差分関
数として近似し、単位時間毎に遅延させる信号に所望の
処理を加えることに由来している。前記電荷転送素子に
おける電荷転送モードを考えると、単位素子間での前記
電荷担体の移動は前記信号の単位時間毎の遅延と全く同
一であるため、該電荷転送素子をデジタルフィル夕に応
用することが容易である。一般に、デジタルフィル夕で
は各遅延信号に所望の係数を積算しぐ重みをつける」な
る表現も一般的に用いられている。）、さらに、加算・
減算処理が必要となる。当該係数を該信号に積算するた
めに、種々の方法が提案されている。かかる方法には、
分割電極型構造やフローテイングゲートによるタップ型
等が含まれている。前者は、該電荷転送素子を構成する
転送電極を分割し、その面積比を前記係数と対応づける
ことに特徴があり、さらに、複数の該分割電極群を並列
に接続することにより加算機能が簡単に達成されること
にも特徴がある。しかしながら、該方法では、当該係数
の変更が困難であるため、製造者はＭＡＳＫＲＯＭと考
えなければならない。

また、当該係数の変更が困難であることは、フィル夕を
構成する該電荷転送素子の電気特性が該素子毎に変化す
る場合に、かかる変化を相殺するような係数を予め想定
する設計上の固戦さが付随する。一方、後者においては
、該係数は外部で任意に設定できるので、精度の高い係
数設定が容易となる反面、タップの数だけパッケージの
ピン数を用意しなければならず、最大タップ数が限定さ
れる。また、外部での設定手段を併用することは、フィ
ル夕としてのコスト増加を招く。いずれにしても、前記
二つの方法では、使用者が行なうプログラマビリティに
ついては全く考慮されていない現状である。

レーダ信号処理分野で用いられるフィルタバンクに、該
電荷転送素子を用いたディジタルフィル夕を応用する場
合には、特性の異なるフィル夕を多数用いるか、複雑な
係数設定回路を用いなければならない欠点があった。本
発明の目的は、かかる従来の欠点を排除した、プログラ
マピリティに富んだ信号処理回路を提供することにある
。

本発明によれば熱非平衡状態の電荷担体を外部制御手段
により半導体基板中を自由に移動せしめることを特徴と
する電荷転送素子において、第１の電気信号を該素子で
構成された複数段のレジスタへ順次送りこむ手段と、該
レジスタの所望の位置に設けられ、遅延された第１の信
号を検出する手段と、外部から直列的に、かつ、周期的
に供給される複数の絹から成る第２の信号を前記第１の
信号の検出器数と等しい複数の並列配置され、前記素子
により構成されたレジスタ群に、当該紙毎に分割して送
りこむ直並列変換機能を有する手段と、当該レジスタ群
を構成する各レジスタの段数は前記組数と等しく、当該
各レジスタの最終段に各レジスタ毎に設けられた前記第
２の信号の検出手段と、前記第１の信号の検出手段によ
り得られた遅延された第１の信号と当該第２の信号の検
出手段から得られた特定の前記組を構成する第２の信号
との積を求める手段と、当該積値を加減算する手段とを
併せ有する半導体信号処理回路が得られる。

前記本発明によれば被処理信号を単一の素子で時分割処
理することにより複数のフィルタ群と等価なフィルタバ
ンク容易に実現することが可能になる。

次に、図面を用いて本発明を詳細に説明する。

第１図は電荷転送素子を用いた従来のフィル夕機成法を
示す図である。同図において、１は被処理信号を印加す
る入力端子、２は電荷転送素子、３ａ，３ｂ，３ｃ，・
・・該素子２の所望の部分に設けられた前記被処理信号
の遅延信号を得るための検出端子群、４ａ，４ｂ，４ｃ
，・・・は該検出端子群に得られた該遅延信号に所望の
係数を積算するための積算器群、５は該積算器群の出力
を加減算する広義の加算器、６は処理信号が得られる出
力様子である。なお、同図においては、前記係数の与え
方については便宜上示されていない。当該方法について
は種々の構成法が提案されており、それらの長所短所に
ついては前記した通りである。即ち、現在までに提案さ
れている方法では、プログラマピリティに関して多大の
長所を得ることはない。このため、多品種少量のフィル
夕や、異なる特性の多数のフィル夕を用いる応用分門鰍
こ対しては、フィル夕の製造コストが増大することが明
らかである。第２図は、本発明の一実施例であって、上
記した従来の欠点を排除した新しい構成によるフィル夕
を説明する図面である。

同図において、１１はフィル夕特性を決定するための係
数発生器であり、通常はディジタルの読み出し専用メモ
リとディジタル・アナログ変換器とから構成されており
、異なる係数の絹を順次周期的に発生する機能を有して
いる。１２は、時系列的に発生される該係数を並列に並
べかえるための直列変換器であって電荷転送素子により
構成されている。

１２の内部について、さらに、詳しく述べるならば、入
力部に設けられた１３ａ，１３ｂ，１３ｃとから構成さ
れるレジス夕と、該１３ａ，１３ｂ，１３ｃから並列的
に配置された１４ａ，１４ｂ，１４ｃ，１５ａ，１５ｂ
，１５ｃ，１６ａ，１６ｂ，１６ｃとから構成される三
つのレジスタ１４，１５，１６と、該ニつのレジスタの
出力端子１７，１８，１９とから構成されている。

本誌教における１３ａ，１３ｂ，・・・，１４ａ，１４
ｂ，・・・，１５ａ，１５ｂ，…，１６ａ，１６ｂ，…
はしジスタの単位構成、即ち、一段を示すものであり、
実際の構成上では、電荷転送素子の構造あるいは駆動相
数等により当該一段は複数の電極群により構成されてい
ることに注意すべきである。しかし、本明細書において
は説明の便宜上、単位機能を有するブロックとして取り
扱っている。また、１３ａ，１３ｂ，…のレジスタから
１４，１５，１６のレジスタへ前記係数データを送りこ
む部分の明細については、明記しないが、フレーウ転送
方式電荷転送素子の入力レジスタから蓄積レジスタ（１
４，１５，１６に相当する。）へ信号電荷を伝達させる
既知の方法により構成される。さらに、１７，１８，１
９の出力端子の部分についても、衆知の電荷→電圧変換
構造、例えば、フローティングゲ−ト、フローティング
拡散層等の構成法が採られる。第２図における２０は被
処理信号の入力端子、２１は２１ａ，２１ｂ，２１ｃと
から構成されるレジスタであり、２２，２３，２４はそ
れぞれ、２１ａ，２１ｂ，２１ｃの単位段からの出力端
子を示している。また、２５，２６，２７は、それぞれ
１７と２２，１８と２３，１９と２４を介して得られる
前記係数と前記被処理信号とを積算するための積算器で
あり、当該積算器の各出力は加算のための信号線２８に
共通に接続され、出力端子２９へ導かれる。かかる構成
では、該２８は前記積算器の出力電流の加算を現定して
いるが、これは説明の便宜上のためであって、電流加算
法に限定されることは無い。電圧による加算法も演算増
幅器と抵抗回路網とにより容易に達成し得ることは明ら
かである。３０は２９に得られた信号を復調するための
デマルチプレクサであり、後述するように、３１，３２
，３３の出力端子により、チャネル毎の信号を作成する
ために設けられている。

第３図は第２図に示した一実施例の応用例としてフィル
タバンクを想定したときの、各フィル夕の特性を例示す
る図である。

即ち、フィルタ特性Ａ，Ｂ，Ｃはそれぞれ中心周波数を
ｆ＾，ｆＢ，ｆｃとするバンドパス特性である。勿論、
Ａ，Ｂ，Ｃは全てバンドパス特性である必要は無く、所
望の特性を与えても良い。前記被処理信号を同図に示し
たフィルタバンクを通すことにより、該信号のスペクト
ル分析が可能となり、信号解析分野やレーダの信号処理
分野等では有効な技術である。第４図は第２図に示した
一実施例を第３図に示したフィルタバンクとして動作せ
しめるときの動作を説明するためのタイムチャートであ
る。同図において、Ｗは前記１１から発生される係数を
、Ｄは端子２０１こ印加される被処理信号を、Ｘ，Ｙ，
Ｚはそれぞれ積算器２７，２６，２５の二つの入力を、
そして、２は加算のための信号線２８を介して該２９に
得られる出力信号を表わしている。第５図は第４図に示
した時刻ｔ，〜ｔ６において、第２図の１４ａ，１４ｂ
，…，１５ａ，１５ｂ，…，１６ａ，１６ｂ，”、２１
ａ，２１ｂ，・・・で示されたレジスタの各段に収容さ
た係数および被遅延信号を概念的に示したものである。
以上、第３図〜第５図を参照して、第２図の動作を説明
する。時刻けこ先立つ時間内に、日，，日２，凡の狙で
例示された被処理信号の標本値が、２０を介して、それ
ぞれ２１ｃ，２１ｂ，２１ａの各段に収容される。

当該方法は種々の方法によって実現されるが、いずれも
衆知の方法であり、かつ、電荷転送素子の基本動作に則
っている。一方、Ａ３，Ａ２，Ａ，の組で表わされ、フ
ィルタ特性Ａに対応する係数の組は、１１より発生され
、それぞれ、１３ａ，１４ａ，１４ｂ，１４ｃと、１３
ａ，１３ｂ，１５ａ，１５ｂ，１５Ｃと、１３ａ，１３
ｂ，１３Ｃ，１６ａ，１６ｂ，１６ｃとを介して、それ
ぞれ１４ｃ，１５ｃ，１６ｃとに収容されている。この
結果、時刻ｔ，では積算器Ｚ，Ｙ，Ｘのそれぞれの二つ
の入力はＡ３と日３，Ａ２と日２，Ａ，とになり、出力
端子２９には（麦畑Ｈｎ）良ｏち（Ａ，日，十Ａ２日２
十ん日３沙得らｎ＝１れている。

通信分野の技術者には、かかる出力信号は、彼処理信号
刃世３，比，日，にフィルタＡを通した結果であること
が知られている。なお、当該時刻ちまでに、他の係数の
粗Ｃ３，Ｃ２，Ｃ，は１１より発生させられ、１３ａ，
１３ｂ，１３ｃを介して、それぞれ１４ａ，１５ａ，１
６ａに収容される。次に、時刻ら‘こ至るまでの時間内
に１２を構成する三つのレジスター４，１５，１６には
信号電荷を垂直下方向に１段だけシフトする手段が講じ
られるので、１６ｃ，１５ｃ，１４ｃの各段に収容され
ていた保数の組Ａ，，ん，んは、別の組Ｂ，Ｂ２，Ｂ３
にとってかわられる。

同時に、Ｃ，，Ｃ２，Ｃ３の組はそれぞれ１６ｂ，１５
ｂ，１４ｂの各段にはいり、新しく１１から発生された
係数の組Ａ，，ん，んがそれぞれ１６ａ，１５ａ，１４
ａに収容される。なお、時刻ｔ，で１６ｃ，１５ｃ，１
４ｃに存在した絹Ａ，，Ａ２，Ａ３は１２外部へ掃き出
される手段が講じられる。勿論、かかる掃き出される手
段の代りに、１６ａ，１５ａ，１４ａの位置へ、１３ａ
，１３ｂ，１３ｃを介して、１１から新しく発生される
ことなく巡回しながら、収容される手段が選ばれていて
も構わない。しかし、電荷転送素子が１００％の転送効
率を持ちえないこと、および、システムとしての汎用性
、信頼性の面からは、新しく１１から発生されることが
好ましい。当該時刻らでは、Ｘ，Ｙ，Ｚの各積算器のそ
れぞれの二つの入力は、それぞれＢと日，，Ｂ２と日２
，Ｂ３と日３とになり、出力端子２３９からは、（ｎ≧
ＩＢｎＨｎ）則ち、（Ｂ，日，十ＢＨ２十ＢＨ３）が得
られる。

この値は、被処理信号列日，，比，日３の粗をフィルタ
特性Ｂに通した場合の出力信号と等価になる。次に、時
亥山ｔ３までの間に再び、１４，１５，１６のレジスタ
には信号電荷を垂直下方向にシフトされる手段が購せら
れ、上記したのと同様に、１４ａ，１５ａ，１６ａにそ
れぞれ新しい係数の組＆，Ｂ２，Ｂが収容され、１４ｃ
，１ ５ｃ，１ ６ｃにはそれぞれＣ３，Ｃ２，Ｃ，が
収容されることになる。３ この結果、当該時刻らでは、（ ＺＣｎＨｎ）即ちｎ一
−１ ．（Ｃ，日，十Ｃ２日２十Ｃ
３日３）が２９に出力され、フィル夕符性Ｃを通した信
号が得られる。

なお、時刻ｔ，〜らまでの期間は、２１内に収容された
彼処理信号は各対応する段に固定されたままになってい
ることに注意すべきである。次に、時刻ｔ３〜時刻ｔ４
間においては、被処理信号の他の組Ｈ′，，Ｈ′２，Ｈ
′３が２０を介して、レジスタ２１に入力され、それぞ
れ２１ｃ，２１ｂ，２１ａに収容されｔ，〜ヒの場合と
同様な段階を繰り返す。なお、通常のフィルタ応用の場
合には、被処理信号データＤを構成する組間には一単位
素子分の差しか存在しないことが多い。即ち、日３，日
２，日，とＨ′３，Ｈ′２，Ｈ′．とにおいて、Ｈ′２
＝日３，Ｈ′，＝日２であることが多い。襖原するなら
ば、時刻ｔ３〜ｔ４間での２１のレジスタには、水平右
方向に−段シフトするパルスが印加されることになる。
かかる場合には、時刻ｔ，，し，…のみの出力に注目す
るならば、時系列標本値群である被処理信号にフィルタ
特性Ａを通した出力が得られ、同様に、時刻ｔ２，ｔ５
・・・ではフィルタ特性Ｂを通したまた、時刻ｔ３，ｔ
６・・・ではフィルタ特性Ｃを通した出力が得られる。
デマルチプレクサ３０を１２および２１のシフトサイク
ルと同期させることにより、同一の被処理信号に対して
、３１からはフィルタ特性Ａを、３２からはフィルタ特
性Ｂを、３３からはフィルタ特性Ｃをそれぞれ通した出
力が同時に得られることになる。前述したように、かか
る動作では、入力信号のスペクトル分解が可能となる。
また１１の係数発生器内部の読み出し専用メモリの記憶
内容を変更することにより、さらに広義に解決すれば、
１２への係数を任意に制御することにより、汎用性が高
く、プログラマビリティに富んだフィル夕横成が容易に
実現できる。第６図は１２の直並列変換器の構成を変化
させた、本発明の他の実施例の図であり、第２図と同一
番号は、同一物を示している。同図において６０は１２
を構成する出力レジスタである。６川まさらに、６１ａ
，６１ｂ，６１ｃの各段および６２の電荷消滅部あるい
は電荷検出部とから構成されている。

同図では、係数の組は直列信号として供給された後１４
，１５，１６の三レジスタを用いて並列信号に変換され
、出力レジスタ６０へ送りこまれ、６１ａ，６１ｂ，６
１ｃの各段に設けられた非破壊の電荷検出手段により、
積算器の一入力へ導かれ、所望の演算終了後に、６０に
より再び直列信号に変換され、６２の部分で消滅させら
れるが、必要に応じて、外部に取り出される。本構成法
では、係数の紐を非破壊的に利用するのみであるので、
前述した如き、係数を巡回させる場合には好都合となる
。なお、本記載より明らかなように、第６図に示した１
２の構成法は直並直構成（ＳＰＳ）の電荷転送メモリと
全く同一である。

第７図は集積化に適した積算器の構成例である。

同図ａは互いに直列に接続されたＭＯＳＦＥＴの一つの
ゲート電極７１，７２に、前記係数と被処理信号の二つ
を印加し、様子７３は直流バイアス電源に７４は接地電
位に接続し、端子７５から頃値を得る場合が示されてい
る。かかる構成においては、二つのゲート電極の役割り
を交換し、７１に被処理信号を、７２に前記係数を印加
しても良く、また、該二つのＭＯＳＦＥＴのチャネル型
は所望の特性が得られるように選択されるべきであり、
闇値電圧も自由に選択されて良い。なお、同図ａの出力
は電圧の形で検出されるので、加算するためには、抵抗
回路網と演算増幅器との組み合わせ、あるいは、これと
同等の機能を有する回路構成が必要であることは勿論で
ある。第７図ｂには、より簡略化され．た積算器が示さ
れている。同図においては、ＭＯＳＦＥＴのチャネル電
流が、ドレィン電圧とゲート電圧との積で決定されるこ
とを利用している。同図において、７６はゲート電極、
７７はドレィン電極、７８はソース電極、７９は演算増
幅器、８０は出力端子である。７６，７７の両電極は、
積算器の二つの入力端子として用い、７８と７９により
仮想援地されている。

この結果、７８から流れ出る、積算値である電流は７９
により増幅され８０に現われる。かかる構成においては
、電極７８は実質的に接地されているため、第２図２８
で示した如き信号線による電流加算が可能となることは
明らかである。以上、本発明について、図面を用いて詳
細な説明を行った。

なお、説明に際しては、便宜上、彼処理信号の標本数を
３フィルタバンクのフィル夕数を３としたが、本発明は
該数値に限定されることなく、より多数の場合に拡張し
得る。また、実施例では、フィルタバンクを対象として
説明したが、第２図の端子２０と１３ａへの入力信号を
逆にした構成、即ち、ある特定の係数の細を２０より周
期的に供給し、１３ａへは多重化された複数チャネルの
信号を順次印加し、多重化信号を単一フィル夕で処理す
るような構成も本発明に含まれる。かかる構成例におい
ては、ある時刻において、１２を構成する各シフトレジ
スタの１４ｃ，１５ｃ，１６ｃに第一のチャネル信号か
ら簾本化して得られた時系列の標本値が、１４ｂ，１５
ｂ，１６ｂに第二のチャネルより同様にして得られた時
系列標本値が１４ａ，１５ａ，１６ａに第三のチャネル
より同様にして得られた時系列標本値がそれぞれ格納さ
れている。当該時刻では、２０より供給された前記係数
の組と前記第一のチャネルから得られた標本値との演算
処理結果が２９より得られる。当該時刻に続く時刻では
、前記第二のチャネルから得られた標本値が１４ｃ，１
５ｃ，１６ｃへ収納されるので、前記係数の絹と該標本
値との演算処理結果が２９より得られる。なお、該時刻
では、１４ａ，１５ａ．１６ａには、前記第一のチャネ
ルより得られた時系列の別の標本値が１３ａ，１３ｂ，
１３ｃを介して新たに収納される。以下同様にして、端
子２９には、前記特定の係数の絹と第一〜三のチャネル
を構成する標本化信号値との演算処理結果が周期的に得
られる。かかる動作では、３０のデマルチプレクサによ
り、３１，３２，３３へそれぞれ第一，第二，第三のチ
ャネル信号に対応する演算処理結果が別個に得られる。
なお、２１ａ，２１ｂ，２１ｃのシフトレジスタが情報
を無限時間蓄積できるスタチック型でない場合には、端
子２０より前記係数の縄を周期的に供孫舎しなければな
らない。

勿論、電荷転送型素子で構成された２１のシフトレジス
タを、ＭＮＯＳ，ＭＡＯＳ，ＭＡＳ等で略称されている
複合絶縁膜で構成された不揮発性型にすることにより、
等価的にスタチック型シフトレジスタを得ることができ
ることは周知であるので、かかる場合には前記係数の組
を周期的に供給する必要は無くなる。

なお、かかる不揮発性型にすることは、２１部のみに限
らず、１２の全部、あるいは一部に拡張しても良い。さ
らに、第２図の構成例で２１に示した彼処理信号用のレ
ジスタを１２と同様な直並列変換器構成とし、多重化さ
れた彼処理信号の各チャネルに別個のフィルタ特性を積
算する使用法、あるいは、多重化された彼処理信号の各
チャネルに複数のフィルタ特性を積算し、フィルタバン
クによるスペクトル分析を可能にする使用法等も本発明
の記載内容から容易に類推することができる。特に後者
の場合には、係数用の直並列変換器の垂直方向のシフト
サイクルを、被処理信号用の直並列変換器の垂直方向シ
フトサイクルよりも高速に、より具体的には、フィルタ
バンクの所望するフィル夕数倍だけ速いシフトサイクル
にすることにより達成されることは、当該分野の技術者
には容易に類推することができる。また、本明細者では
フィルタバンクを想定した係数を用いて説明したが該係
数はフィル夕に限定されることなく、マッチドフィルタ
や高速フーリエ変換等で代表される信号処理に対応する
係数であっても何ら支障のないことは明らかである。な
お、本明細書で記載した１２部は電気的な直列信号を複
数列の並列信号に変換する機能を有していることは明ら
かであるが、１２部に光蟹変換機能を併せ持たせる場合
には、光学パタ−ンにより二次元的な電荷パターンを発
生させ、当該電荷パターンと２０より供給された特定の
係数の組との演算処理結果を得ることが容易にできる。

かかる応用は画像パターンの前処理が可能となるので、
画像入力装置としての非常に有効となることは明らかで
ある。

【図面の簡単な説明】

第１図は従釆のフィルタ構成を説明する図であり、同図
において、１は被処理信号入力端子、２は遅延素子、３
ａ，３ｂ，３ｃ・・・は遅延信号検出用のタップ、４ａ
，４ｂ，４ｃ・・・係数積算器、５は加算器、６は出力
端子である。 第２図は本発明の一実施例を示す図面であり、同図にお
いて、１１は係数発生器、１２は直並列変換器、１４，
１５，１６はしジスタ、１３ａ，１３ｂ…，１４ａ，１
４ｂ，…，１５ａ，１５ｂ，・・・，１６ａ，１６ｂ，
…は各レジスタを構成する各段、１７，１８，１９は該
レジスタ群からの出力端子、２５，２６，２７は積算器
、２８は加算のための信号線、２９は出力端子、３０は
デマルチプレクサ、３１，３２，３３は３０からの出力
端子、２０は被処理信号の入力端子、２１はしジスタ、
２１ａ，２１ｂ，２１ｃは２１の各段である。 第３図は、第２図の実施例を説明する際に想定したフィ
ルタバンクの特性例であるづ第４図は第２図，第３図に
基づく動作例を説明するためのタイムチャートであり、
第４図に示したｔ，〜ｋの各時刻での前記レジスタ群内
の各段に収容された係数および被処理信号が第５図に概
念的に示されている。第６図は第２図を改良した、本発
明の他の一実施例を説明するための図であり、第２図と
同一番号は同一物を示している。 同図において、６川ましジスタ、６１ａ，６１ｂ，６１
ｃは該レジスタの各段、６２は電荷消滅部あるいは電荷
検出部である。第７図は第２図に用いた積算器の構成例
であり、７１，７２，７６はゲート電極、７３は直流バ
イアス源へ接続される端子、７４は綾地される端子、７
５は出力端子、７７はドレィン電極、７８はソース電極
、７９は演算増幅器、８０は出力端子である。 オｌ図 オ２図 汁３図 オ４図 が５図 オ６図 才７図

Claims (1)

【特許請求の範囲】
1. １ 熱非平衡状態の電荷担体を外部制御手段により移動
   せしめることを特徴とする電荷転送素子において、第１
   の電気信号を該素子で構成された複数段のレジスタへ順
   次送りこむ手段と、該レジスタの所望の位置に設けられ
   、遅延された第１の信号を検出する手段と、外部から直
   列的に、かつ、周期的に供給される複数の組から成る第
   ２の信号を前記第１の信号の検出器数と等しい複数の並
   列配置され、前記素子により構成されたレジスタ群に、
   当該組毎に分割して送りこむ直並列変換機能を有する手
   段と、当該レジスタ群を構成する各レジスタの段数は前
   記組数と等しく、当該各レジスタの最終段に各レジスタ
   毎に設けられた前記第２の信号の検出手段と、前記第１
   の信号の検出手段により得られた遅延された第１の信号
   と当該第２の信号の検出手段から得られた特定の前記組
   を構成する第２の信号との積を求める手段と、当該積値
   を加減算する手段とを併せ有する半導体信号処理回路。