JPS6040749B2 - シリアル伝送装置 - Google Patents
シリアル伝送装置Info
- Publication number
- JPS6040749B2 JPS6040749B2 JP52125686A JP12568677A JPS6040749B2 JP S6040749 B2 JPS6040749 B2 JP S6040749B2 JP 52125686 A JP52125686 A JP 52125686A JP 12568677 A JP12568677 A JP 12568677A JP S6040749 B2 JPS6040749 B2 JP S6040749B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- transmission device
- clock
- circuit
- processing time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】
本発明は、受信側から送信側にクロックを供給するよう
にしたシリアル伝送装置に係り、特に受信データの処理
時間に大きなばらつきがある場合に好適なシリアル伝送
装置に関する。
にしたシリアル伝送装置に係り、特に受信データの処理
時間に大きなばらつきがある場合に好適なシリアル伝送
装置に関する。
第１図は、従釆のシリアル伝送装置の例を示す図である
。
。
第１図において、装置１が送信側、装置２が受信側とす
ると（本発明はこの方向の伝送に係る）、送信側１では
、まずパラレルデータライン９１から送るべきデータが
送信データ記憶回路１１に取り込まれる。次に受信側２
のクロック発生回路５で作られ、クロックラィン１０４
を通して送られてくるクロック信号により、取り込んだ
データは並列直列変換回路２１でシリアルデータに変換
され、送信データライン１０２を通して送出される。受
信側２では、送られてきたシリアルデータがクロック発
生回路５で作られたクロック信号によって直列並列変換
回路３２に取り込まれ、１文字分のビット数が入り終っ
たところで、パラレルデータとして受信データ記憶回路
４２に移され、ここからパラレルデータライン９２を通
して処理装置等に転送される。なお、装置２から装置１
へデータをシリアル伝送する場合は、データライン９２
、記憶回路１２、並列直列変換回路２２、データライン
１０３、直列並列変換回路３１、受信データ記憶回路４
１、データライン９１の順にデータが送られる。
ると（本発明はこの方向の伝送に係る）、送信側１では
、まずパラレルデータライン９１から送るべきデータが
送信データ記憶回路１１に取り込まれる。次に受信側２
のクロック発生回路５で作られ、クロックラィン１０４
を通して送られてくるクロック信号により、取り込んだ
データは並列直列変換回路２１でシリアルデータに変換
され、送信データライン１０２を通して送出される。受
信側２では、送られてきたシリアルデータがクロック発
生回路５で作られたクロック信号によって直列並列変換
回路３２に取り込まれ、１文字分のビット数が入り終っ
たところで、パラレルデータとして受信データ記憶回路
４２に移され、ここからパラレルデータライン９２を通
して処理装置等に転送される。なお、装置２から装置１
へデータをシリアル伝送する場合は、データライン９２
、記憶回路１２、並列直列変換回路２２、データライン
１０３、直列並列変換回路３１、受信データ記憶回路４
１、データライン９１の順にデータが送られる。
ところで、伝送するデータ量が増大し、これを短時間で
送ろうとすると、クロックを高速にしなければならない
。
送ろうとすると、クロックを高速にしなければならない
。
しかし、データの中に処理に長時間を要するものが含ま
れていた場合、データ処理のために次のデータを取り込
めなくなり、送られてくるデータを失うことがある。こ
の対策としては次の４つの方法が考えられる。｛１｝
１つのデータの最大処理時間内に次のデータが１つだけ
送られるように、クロックの送度を遅くする。
れていた場合、データ処理のために次のデータを取り込
めなくなり、送られてくるデータを失うことがある。こ
の対策としては次の４つの方法が考えられる。｛１｝
１つのデータの最大処理時間内に次のデータが１つだけ
送られるように、クロックの送度を遅くする。
‘２１ １つのデータの最大処理時間内に送られてくる
データを全て貯えておけるバッファメモリを備える。｛
３｝ データの処理中は、次のデータが送り出されない
ようにクロツクを止める。
データを全て貯えておけるバッファメモリを備える。｛
３｝ データの処理中は、次のデータが送り出されない
ようにクロツクを止める。
｛４’データの処理中を示す信号を送信側に送り、この
信号により送信側でデータの送出を止める。
信号により送信側でデータの送出を止める。
しかし、これらの方法には次にのべるような欠点がある
。
。
まず【１’の方法では、データの伝送速度を下げること
になり、高速でデータを送ろうとする目的に反する。‘
２｝の方法では、伝送速度が速くなるに従って一時記憶
すべきデータ量が増大し、常時大きなバッファを設けて
これを管理する必要があるが、処理時間の長いデータが
たまにしか送られないようなときには、極めて無駄の多
いシステムになってしまう。例えば、伝送速度５０キロ
ボー、１データの最大処理時間を１００ミリ秒とすると
、５キロビットのバッファメモリを必要とする。｛３’
および（４｝の方法は、送信側のデータ送出を受信側で
制御するという点では同じである。
になり、高速でデータを送ろうとする目的に反する。‘
２｝の方法では、伝送速度が速くなるに従って一時記憶
すべきデータ量が増大し、常時大きなバッファを設けて
これを管理する必要があるが、処理時間の長いデータが
たまにしか送られないようなときには、極めて無駄の多
いシステムになってしまう。例えば、伝送速度５０キロ
ボー、１データの最大処理時間を１００ミリ秒とすると
、５キロビットのバッファメモリを必要とする。｛３’
および（４｝の方法は、送信側のデータ送出を受信側で
制御するという点では同じである。
このうち、脚の方法は、第２図に示すように、クロック
信号を外部に出すところにゲート回路を設け、処理装置
から送られてくるクロック制御信号１０１により、クロ
ック信号を送信側に送らないようにするものである。｛
４｝の方法では、送信側にこのような制御回路を設けた
と考えればよい。これらの方法の問題点としては、脚の
場合、通常クロック信号が落ちたことで検出されるとこ
ろの、相手側の装置の故障や回線の異常との区別がつか
ず、異常検出機能が使用不能となることであり、‘４ー
の場合は、送信側と受信側との間にケーブルを１本追加
しなければならないことである。さらに、これらの方法
には、送信側のデータ送出を止めるタイミングの問題が
ある。すなわち、‘３ｌの方法では、データ送出途中で
クロツクを止めることはできないので、データとデータ
の間に、クロツクが止められて次のデータの送出を止め
るに十分な時間的間隔をとる必要がある。これは全体の
伝送速度の低下につながり、また伝送距離により、信号
の伝送遅れ時間が異なり、これを考慮するため制御回路
が複雑になる。｛４｝の方法でも同様な問題がある。本
発明の目的は、上記した従来技術の欠点をなくし、長い
処理時間を必要とするデータがあっても伝送データの消
失を生じることなく、全体としての伝送速度を高速に保
ちうるような、簡単な回路構成のシリアル伝送装置を提
供するにある。
信号を外部に出すところにゲート回路を設け、処理装置
から送られてくるクロック制御信号１０１により、クロ
ック信号を送信側に送らないようにするものである。｛
４｝の方法では、送信側にこのような制御回路を設けた
と考えればよい。これらの方法の問題点としては、脚の
場合、通常クロック信号が落ちたことで検出されるとこ
ろの、相手側の装置の故障や回線の異常との区別がつか
ず、異常検出機能が使用不能となることであり、‘４ー
の場合は、送信側と受信側との間にケーブルを１本追加
しなければならないことである。さらに、これらの方法
には、送信側のデータ送出を止めるタイミングの問題が
ある。すなわち、‘３ｌの方法では、データ送出途中で
クロツクを止めることはできないので、データとデータ
の間に、クロツクが止められて次のデータの送出を止め
るに十分な時間的間隔をとる必要がある。これは全体の
伝送速度の低下につながり、また伝送距離により、信号
の伝送遅れ時間が異なり、これを考慮するため制御回路
が複雑になる。｛４｝の方法でも同様な問題がある。本
発明の目的は、上記した従来技術の欠点をなくし、長い
処理時間を必要とするデータがあっても伝送データの消
失を生じることなく、全体としての伝送速度を高速に保
ちうるような、簡単な回路構成のシリアル伝送装置を提
供するにある。
上記の目的を達成するために、本発明においては、受信
側にて、受信データの所要処理時間を判定し、その結果
に応じて、受信データの処理時間中に、続くデータが２
個あるいはそれ以上は送信されないように送信側へ送る
クロツクの速度を変化させるようにしたことを特徴とし
ている。以下、本発明の詳細を実施例により説明する。
第３図は本発明の一実施例を示す図である。第３図にお
いては、従釆のクロック発生回路５の他に、これより遅
いクロツクを作るための分周回路６、分周されたクロッ
クを選択するための選択回路７、および選択回路７を制
御する信号を作り出すために、受信データを監視するデ
コード回路８が付加されている。今、通常のデータ伝送
速度を５０キロボー、１データを１１ビットとすると、
１デー外こ許される処理時間は約２２０マイクロ秒とな
り、これより大きい処理時間を要するデ−夕を受信した
ときには、次のデータを遅らせる必要がある。
側にて、受信データの所要処理時間を判定し、その結果
に応じて、受信データの処理時間中に、続くデータが２
個あるいはそれ以上は送信されないように送信側へ送る
クロツクの速度を変化させるようにしたことを特徴とし
ている。以下、本発明の詳細を実施例により説明する。
第３図は本発明の一実施例を示す図である。第３図にお
いては、従釆のクロック発生回路５の他に、これより遅
いクロツクを作るための分周回路６、分周されたクロッ
クを選択するための選択回路７、および選択回路７を制
御する信号を作り出すために、受信データを監視するデ
コード回路８が付加されている。今、通常のデータ伝送
速度を５０キロボー、１データを１１ビットとすると、
１デー外こ許される処理時間は約２２０マイクロ秒とな
り、これより大きい処理時間を要するデ−夕を受信した
ときには、次のデータを遅らせる必要がある。
そのような大きい処理時間を要するデータとして、処理
時間が１ミリ秒かかるもの（データ１）と１００ミリ秒
かかるもの（データ２）があるとする。そうすると、こ
れらのデータ処理中に１つデータのみしか送られてこな
いような伝送速度は、データ１では１１キロボー以下、
データ２では１１０ボー以下となる。そこで、第３図の
クロック制御部分をより詳しく示した第４図では、選択
回路７の入力１は５０キロボー、入力２は９，６００ボ
ー入力３は１１０ボ−となるように分周回路６が設けら
れている。受信したデータは、処理装置に送られると同
時にデコード回路８に入力される。この受信データが通
常のデータのときはデコード回路８の出力１，２はとも
に０で、選択回路７はその入力１の５０キロボーを選択
する。デコード回路８で先のデーターが検出されると、
デコード回路８の出力は０１となって、選択回路７は入
力２を選び、９，６００ボーのクロツク信号が選ばれて
出力される。またデータ２が検出されたときはクロック
信号は１１０ボーとなる。このように、処理時間の長い
データが検出されると、直ちにクロックの速度を落して
、つづいて送られてくるデータの速度を９，６００ポー
または１１０ボーとすれば、１つのデータが送られてい
る間に前のデータの処理を十分完了することが可能であ
る。この方法によれば、クロックが遅くなっても、１ビ
ットの長さが長くなるだけであるから、切換えは送出デ
ータの途中からでも問題なく、送受信間のタイミングの
問題は発生しない。
時間が１ミリ秒かかるもの（データ１）と１００ミリ秒
かかるもの（データ２）があるとする。そうすると、こ
れらのデータ処理中に１つデータのみしか送られてこな
いような伝送速度は、データ１では１１キロボー以下、
データ２では１１０ボー以下となる。そこで、第３図の
クロック制御部分をより詳しく示した第４図では、選択
回路７の入力１は５０キロボー、入力２は９，６００ボ
ー入力３は１１０ボ−となるように分周回路６が設けら
れている。受信したデータは、処理装置に送られると同
時にデコード回路８に入力される。この受信データが通
常のデータのときはデコード回路８の出力１，２はとも
に０で、選択回路７はその入力１の５０キロボーを選択
する。デコード回路８で先のデーターが検出されると、
デコード回路８の出力は０１となって、選択回路７は入
力２を選び、９，６００ボーのクロツク信号が選ばれて
出力される。またデータ２が検出されたときはクロック
信号は１１０ボーとなる。このように、処理時間の長い
データが検出されると、直ちにクロックの速度を落して
、つづいて送られてくるデータの速度を９，６００ポー
または１１０ボーとすれば、１つのデータが送られてい
る間に前のデータの処理を十分完了することが可能であ
る。この方法によれば、クロックが遅くなっても、１ビ
ットの長さが長くなるだけであるから、切換えは送出デ
ータの途中からでも問題なく、送受信間のタイミングの
問題は発生しない。
さらに送出されるデータ間に余分な待時間が入らず、受
信側の受信能力の最大限まで伝送速度を早めることがで
きる。なお、第３図の実施例においては、受信データの
監視をデコード回路により行なっているが、これを処理
装置のソフトウェアにより行ない、デコード回路を省い
てもよい。
信側の受信能力の最大限まで伝送速度を早めることがで
きる。なお、第３図の実施例においては、受信データの
監視をデコード回路により行なっているが、これを処理
装置のソフトウェアにより行ない、デコード回路を省い
てもよい。
以上の説明から明らかなように、本発明によれば、比較
的簡単な回路を付加することにより、処理時間の異なる
データを効率よく確実に伝送することが可能となる。
的簡単な回路を付加することにより、処理時間の異なる
データを効率よく確実に伝送することが可能となる。
【図面の簡単な説明】
第１図は従来のシリアル伝送装置の構成例を示す図、第
２図は従来のクロック制御方式を示す図、第３図は本発
明の一実施例を示す図、第４図は本発明の特徴とするク
。 ック制御部の説明図である。１・・・・・・送信側、２
・・・・・・受信側、５・・・・・・クロツク発生回路
、６・…・・分周回路、７・…・・選択回路、８…・・
・デコード回路。 多！図 茶２図 兼３図 ※ム図
２図は従来のクロック制御方式を示す図、第３図は本発
明の一実施例を示す図、第４図は本発明の特徴とするク
。 ック制御部の説明図である。１・・・・・・送信側、２
・・・・・・受信側、５・・・・・・クロツク発生回路
、６・…・・分周回路、７・…・・選択回路、８…・・
・デコード回路。 多！図 茶２図 兼３図 ※ム図
Claims (1)
- １ 受信側から送信側に供給される所定速度のクロツク
信号によつて上記送信側から上記受信側へデータをシリ
アルに伝送するようにしたシリアル伝送装置において、
上記受信側で受信されたデータが該受信側で処理される
に要する処理時間を判定手段を備えるとともに、該判定
手段の判定結果に基き、受信データが上記処理時間内で
処理されるものであれば上記所定速度と同一のクロツク
信号を送信側に供給し、受信データが上記処理時間内で
処理されるのでなければ、上記所定速度より遅い速度の
クロツク信号を送信側に供給するクロツク制御手段を備
え、受信データ処理時間内に続くデータが上記送信側か
ら送出されることを制御することを特徴とするシリアル
伝送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52125686A JPS6040749B2 (ja) | 1977-10-21 | 1977-10-21 | シリアル伝送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52125686A JPS6040749B2 (ja) | 1977-10-21 | 1977-10-21 | シリアル伝送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5459804A JPS5459804A (en) | 1979-05-14 |
| JPS6040749B2 true JPS6040749B2 (ja) | 1985-09-12 |
Family
ID=14916163
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52125686A Expired JPS6040749B2 (ja) | 1977-10-21 | 1977-10-21 | シリアル伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6040749B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60120143U (ja) * | 1984-01-23 | 1985-08-14 | 日本フエラス工業株式会社 | 型枠締付け用ボルト |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3001331A1 (de) * | 1980-01-16 | 1981-07-23 | Robert Bosch Gmbh, 7000 Stuttgart | Einrichtung zum seriellen uebertragenvon daten in und/oder aus einem kraftfahrzeug |
| JPS57182242A (en) * | 1981-04-30 | 1982-11-10 | Nichiden Mach Ltd | Programmable baud rate generator |
| JPS58100147A (ja) * | 1981-12-11 | 1983-06-14 | Canon Inc | デ−タ転送装置 |
| JPS60126724A (ja) * | 1983-05-07 | 1985-07-06 | テクトロニツクス・インコーポレイテツド | インターフエース回路 |
| IT1184933B (it) * | 1985-03-28 | 1987-10-28 | Olivetti & Co Spa | Circuito di integrazione per la trasmissione e la ricezione di dati |
-
1977
- 1977-10-21 JP JP52125686A patent/JPS6040749B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60120143U (ja) * | 1984-01-23 | 1985-08-14 | 日本フエラス工業株式会社 | 型枠締付け用ボルト |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5459804A (en) | 1979-05-14 |
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